一种凹型电荷俘获层突触晶体管及其制备方法技术

本发明专利技术公开了一种凹型电荷俘获层突触晶体管及其制备方法，属于面向神经网络硬件化应用的突触器件领域。本发明专利技术采用的凹型电荷俘获层结构便于通过首次编程将电荷隧穿到俘获层，而后通过若编程的方式改变电荷俘获位置的方式来降低操作电压；另一方面，通过在栅源或者栅漏之间的电压脉冲控制电荷在俘获层中的横向位置实现多值存储，从而提高神经网络的精度。度。度。

【技术实现步骤摘要】
一种凹型电荷俘获层突触晶体管及其制备方法


[0001]本专利技术属于面向神经网络硬件化应用的突触器件领域，涉及一种低压多值的凹型电荷俘获层突触晶体管及其制备方法。

技术介绍

[0002]神经形态计算是以模拟高并行、高容错、低功耗的生物神经系统为目标的新型计算系统，它在处理识别、分类和决策等任务时展示出来了相较于传统冯诺依曼架构的计算体系更优异的性能。神经形态计算需要从器件、电路和系统架构等多方面逐一发展，其中的底层突触器件和突触网络为搭建复杂的神经形态计算系统提供了基础。
[0003]目前的人工突触器件主要分为两端突触器件和三端突触器件，两端突触器件如阻变存储器(Resistive Random Access Memory,RRAM)，具有结构简单和可高密度集成的优势，但是也存在涨落大、可靠性差等问题；三端的突触器件如离子栅控突触晶体管和电荷俘获型突触晶体管，目前大多数三端突触晶体管都是基于有机材料或者二维材料制备而来，存在与CMOS电路的集成困难以及小尺寸下器件的可靠性问题。另一方面，基于传统超大规模集成电路(Very Large Scale Integration,VLSI)技术的闪存(Flash)器件用作突触时，存在操作电压高的问题，而且大多数只能实现二值的存储，无法用于模拟神经网络。
[0004]因此，低压多态的突触器件是未来低功耗模拟神经网络所急需的。

技术实现思路

[0005]针对以上问题，本专利技术提供了一种凹型电荷俘获层突触器件，通过首次编程，而后通过改变电荷俘获位置即弱编程的方式可以大幅度降低操作电压。此外，该突触器件的电荷俘获层为凹型结构，操作时通过在栅源和栅漏之间施加电压脉冲改变被俘获电荷的横向位置来实现多值存储。
[0006]本专利技术提供的一种电荷俘获型突触晶体管，包括半导体衬底、源区、漏区和沟道区，在半导体衬底上形成源区和漏区，以及连接二者的轻掺杂沟道区；其特征在于，该突触晶体管的电荷俘获层为凹型结构，从沟道区表面往外依次为隧穿氧化层、凹型电荷俘获层、阻挡层和金属栅；在器件与器件之间以岛隔离的方式形成器件隔离区，隔离层覆盖整个器件并做源漏栅的金属引出层。
[0007]上述电荷俘获型突触晶体管中，所述半导体衬底可以为体硅衬底或者体锗衬底。
[0008]上述电荷俘获型突触晶体管中，所述电荷俘获层为凹型结构，凹陷区域的尺寸由光刻技术定义，凹陷区域的深度由刻蚀时间确定。为了保证电荷俘获效率和电荷存储量，电荷俘获层最大厚度为5～8nm左右，凹陷区域的厚度为1～2nm。电荷俘获层的材料优选为氧化铪(HfO2)、氮化硅(Si3N4)和氧化钽(Ta2O5)等。
[0009]上述电荷俘获型突触晶体管中，所述隧穿氧化层的材料优选为氧化硅、氧化铝等，厚度优选为1～2nm。
[0010]上述突触晶体管中，所述阻挡层的介质材料优选为氧化铝(Al2O3)、氧化硅(SiO2)
Deposition,PVD)的方式。
[0030]进一步地，步骤4)和8)中氧化硅层的淀积方式可以采用低压化学气相沉积(Low Pressure Chemical Vapor Deposition,LPCVD)和等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)等方法。
[0031]进一步地，步骤6)中杂质激活的方式为快速热退火(Rapid Thermal Annealing,RTA)、激光退火(Laser Annealing)、尖峰退火(Spike Annealing)和闪耀退火(Flash Annealing)中的一种。
[0032]进一步地，步骤8)在源漏通孔中形成金属硅化物的金属可以选用Ni、Ti和Co等。
[0033]本专利技术的优点和积极效果如下：
[0034]1)本专利技术提出的具有凹型电荷俘获层的电荷俘获型突触晶体管，凹型的电荷俘获层结构便于其通过首次编程将电荷隧穿到俘获层，而后通过弱编程改变电荷俘获位置的方式来降低操作电压；
[0035]2)凹型俘获层设计便于在栅源或者栅漏之间的电压脉冲控制电荷在俘获层中的横向位置，从而实现多值存储，进而提高神经网络的精度。
附图说明
[0036]图1至图13为制备凹型电荷俘获层突触晶体管的各个关键工艺步骤的示意图；在各图中，(a)为俯视图，(b)为(a)沿A
‑
A
’
方向的剖面图，(c)为(a)沿着B
‑
B
’
方向的剖面图。其中：
[0037]图1为在体硅衬底上形成P阱并做STI隔离；
[0038]图2为在体硅衬底表面通过热氧化的形式形成隧穿氧化层；
[0039]图3为在隧穿氧化层表面淀积氧化铪电荷俘获层；
[0040]图4为在氧化铪电荷俘获层表面旋涂光刻胶，曝光形成刻蚀掩膜；
[0041]图5为刻蚀氧化铪电荷俘获层，形成凹型结构，随后去胶；
[0042]图6为依次淀积氧化铝阻挡层、氮化钛金属栅层和氧化硅硬掩模层；
[0043]图7为图形化氧化硅层，以氧化硅作为硬掩模，刻蚀氮化钛金属栅、氧化铝阻挡层、氧化铪电荷俘获层和隧穿氧化层至体硅表面；
[0044]图8为以图形化后的氧化硅硬掩模作为注入阻挡层，进行源漏杂质注入并退火以激活；
[0045]图9为淀积氮化硅层并做各向异性刻蚀形成侧墙；
[0046]图10为淀积氧化硅隔离层并进行表面平坦化；
[0047]图11为通过光刻技术在源漏区和栅区域上方定义通孔，并刻蚀形成源漏栅通孔；
[0048]图12为淀积金属导电层，并刻蚀形成金属互联线；
[0049]图13为依次淀积氧化硅缓冲层和氮化硅钝化层。
[0050]图14为图1～图13中所用材料的图例。
具体实施方式
[0051]下面结合附图，通过具体实例来对本专利技术进行详细说明。
[0052]如图1至图13所示，制备凹型电荷俘获层突触晶体管的步骤是：在硅衬底上形成源
区和漏区以及连二者的轻掺杂沟道区，在器件与器件之间通过浅槽隔离的方式形成隔离区；在沟道区表面热氧化生长氧化硅，并淀积形成氧化铪电荷俘获层，刻蚀形成凹型结构；而后依次淀积氧化铝阻挡层并平坦化，淀积氮化钛金属栅电极；在隔离层上开窗口至暴露出源区、漏区和金属栅电极的上表面，形成金属硅化物后淀积金属填充通孔并做金属互连。下面以N型突触晶体管的制备为例进行说明：
[0053]1)在硅衬底上形成P阱和STI隔离，具体的操作为在P型硅衬底上注入杂质P
+
，而后退火做阱推进形成N型杂质区包围的P型杂质阱，随后按照通常的浅槽隔离步骤在阱周围形成氧化硅隔离区：淀积氮化硅作为CMP停止层，图形化氮化硅层作为刻蚀掩膜，刻蚀硅衬底并CVD淀积氧化硅，通过CMP图形化基片表面并用热磷酸去除氮化硅，如图1所示；
[0054]2)通过热氧化的方式在硅衬底表面热氧化形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电荷俘获型突触晶体管，包括半导体衬底、源区、漏区和沟道区，在半导体衬底上形成源区和漏区，以及连接二者的轻掺杂沟道区；其特征在于，该突触晶体管的电荷俘获层为凹型结构，从沟道区表面往外依次为隧穿氧化层、凹型电荷俘获层、阻挡层和金属栅；在器件与器件之间以岛隔离的方式形成器件隔离区，隔离层覆盖整个器件并做源漏栅的金属引出层。2.如权利要求1所述的电荷俘获型突触晶体管，其特征在于，所述半导体衬底为体硅衬底或者体锗衬底。3.如权利要求1所述的电荷俘获型突触晶体管，其特征在于，所述电荷俘获层的材料选自氧化铪、氮化硅和氧化钽，其最大厚度为5～8nm，凹陷区域的厚度为1～2nm。4.如权利要求1所述的电荷俘获型突触晶体管，其特征在于，所述隧穿氧化层的材料选自氧化硅、氧化铝，厚度为1～2nm；所述阻挡层的材料为氧化铝或氧化硅，厚度为7～10nm。5.如权利要求1所述的电荷俘获型突触晶体管，其特征在于，所述金属栅的材料为氮化钛或氮化钽，厚度为50～80nm。6.权利要求1～5任一所述电荷俘获型突触晶体管的制备方法，包括以下步骤：1)在半导体衬底中形成阱区并进行浅槽隔离；2)在半导体衬底表面形成隧穿氧化层；3)在隧穿氧化层上淀积电荷俘获层，然后通过光刻技术定义凹槽刻蚀区域，并曝光形成掩膜，刻蚀电荷俘获层凹槽区域至一定的深度，刻蚀深度小于电荷俘获层厚度，从而形成凹型结构的电荷俘获层；4)在凹型结构的电荷俘获层上淀积阻挡层介质，并进行表面平坦化，接着...

【专利技术属性】
技术研发人员：黎明，李小康，李海霞，陈珙，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：