一种PCIe板卡及其应用方法、系统及相关装置制造方法及图纸

本申请提供一种PCIe板卡，包括：支持标准PCIe x16引脚的PCB主板；设于所述PCB主板上的PT4161L Re

【技术实现步骤摘要】
一种PCIe板卡及其应用方法、系统及相关装置


[0001]本申请涉及电路设计领域，特别涉及一种PCIe板卡及其应用方法、应用系统、计算机可读存储介质和电子设备。

技术介绍

[0002]PCI
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SIG协会目前已推出了PCI Express第五代的版本， PCIe 5.0传输速率已达32GT/s，未来的PCIe 6.0甚至是将达64GT/s，传输速率越高时，传输接口内部信号会衰减得越严重。信号衰减的问题可通过缩短各单位间信号需传输的距离，但现有的PCB尺寸大小不变的状况下，只能采用更好的PCB材料，但成本较高，不利于实际应用。

技术实现思路

[0003]本申请的目的是提供一种PCIe板卡及其应用方法、应用系统、计算机可读存储介质和电子设备，能够降低PCIE信号衰减，提升PCIE信号传输质量。
[0004]为解决上述技术问题，本申请提供一种PCIe板卡，包括：支持标准PCIe x16 引脚的PCB主板；设于所述PCB主板上的PT4161L Re
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timer芯片；所述PT4161L Re
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timer芯片包含上行端口和下行端口；与所述PT4161L Re
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timer芯片相连，用于外连接的CDFP高速信号连接器或TE连接器；与所述PT4161L Re
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timer芯片通过第一预设引脚相连，2进4出的时钟芯片； 当所述第一预设引脚为低电平时，所述时钟芯片用于将输入端切换至母板上金手指进入的时钟信号，并将所述时钟信号输入至所述PT4161L Re
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timer芯片和PCIe应用端的输入端。
[0005]可选的，当主端和应用端分别包含第一板卡和第二板卡时，包括：所述第一板卡的电源通过所述连接器与预设针脚与两级MOSFET相连，所述两级MOSFET与传输至应用端的电源时序控制电路相连，所述两级MOSFET用于所述第一板卡启动时对启动电压隔离并降压接至所述电源时序控制电路。
[0006]本申请还提供一种PCIe板卡的应用方法，基于上文所述的PCIe板卡，其特征在于，所述PCIe板卡的PCIe x16插槽中的目标针脚一端接地，另一端与PT4161L Re
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timer芯片的GPIO接口相连，应用方法包括：当所述GPIO接收到高电位时，所述PT4161L Re
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timer芯片从第一带电可擦可编程只读存储器读取韧体数据，并将第一端口设为上行端口，第二端口设为下行端口；当所述GPIO接收到低电位时，所述PT4161L Re
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timer芯片从第二带电可擦可编程只读存储器读取韧体数据，并将第一端口设为下行端口，第二端口设为上行端口。
[0007]可选的，若所述PCIe板卡包括2进4出的时钟芯片，还包括：将所述目标针脚与所述时钟芯片的sel引脚相连；
当所述目标引脚为低电位时，主端中的所述时钟芯片将输入端切换至主板端的金手指进入的时钟信号，并输出所述时钟信号至所述PT4161L Re
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timer芯片和应用端的时钟芯片的输入端；所述应用端的时钟芯片输出的时钟信号作为所述应用端采用的时钟信号。
[0008]可选的，还包括：当主端启动时，对所述主端的第一板卡启动时的启动电压进行电压隔离，并降压接至应用端的电源时序控制电路；所述电源时序控制电路用于控制所述应用端的电源控制单元。
[0009]本申请一种PCIe板卡的应用系统，基于上文所述的PCIe板卡，所述PCIe板卡的PCIe x16插槽中的目标针脚一端接地，另一端与PT4161L Re
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timer芯片的GPIO接口相连，包括：第一应用模块，用于当所述GPIO接收到高电位时，所述PT4161L Re
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timer芯片从第一带电可擦可编程只读存储器读取韧体数据，并将第一端口设为上行端口，第二端口设为下行端口；第二应用模块，用于当所述GPIO接收到低电位时，所述PT4161L Re
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timer芯片从第二带电可擦可编程只读存储器读取韧体数据，并将第一端口设为下行端口，第二端口设为上行端口。
[0010]本申请还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的方法的步骤。
[0011]本申请还提供一种电子设备，包括存储器、处理器和所述PCIe板卡，所述存储器中存有计算机程序，所述处理器调用所述存储器中的计算机程序时实现如上所述的方法的步骤。
[0012]本申请提供一种PCIe板卡，包括：支持标准PCIe x16 引脚的PCB主板；设于所述PCB主板上的PT4161L Re
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timer芯片；所述PT4161L Re
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timer芯片包含上行端口和下行端口；与所述PT4161L Re
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timer芯片相连，用于外连接的CDFP高速信号连接器或TE连接器；与所述PT4161L Re
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timer芯片通过第一预设引脚相连，2进4出的时钟芯片； 当所述第一预设引脚为低电平时，所述时钟芯片用于将输入端切换至母板上金手指进入的时钟信号，并将所述时钟信号输入至所述PT4161L Re
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timer芯片和PCIe应用端的输入端。
[0013]本申请提供的PCIe板卡，通过采用PT4161L Re
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timer芯片，即将智能复位时器应用于信号传输，降低信号传输时的衰减，提高信号传输指令，从而便于延伸PCIe信号，可以应用至包含标准x16 PCIe Slot的PCIe应用端。
[0014]本申请还提供一种PCIe板卡的应用方法、应用系统、计算机可读存储介质和电子设备，具有上述有益效果，此处不再赘述。
附图说明
[0015]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0016]图1为本申请实施例所提供的一种PCIe板卡的结构示意图；图2为本申请实施例所提供的一种PCIe板卡的应用结构示意图；图3为本申请实施例所提供的另一种PCIe板卡的应用结构示意图。
具体实施方式
[0017]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0018]参见图1，图1为本申请实施例所提供的一种PCIe板卡的结构示意图，本申请提供一种PCIe板卡，其具体包括：支持标准PC本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PCIe板卡，其特征在于，包括：支持标准PCIe x16 引脚的PCB主板；设于所述PCB主板上的PT4161L Re
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timer芯片；所述PT4161L Re
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timer芯片包含上行端口和下行端口；与所述PT4161L Re
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timer芯片相连，用于外连接的CDFP高速信号连接器或TE连接器；与所述PT4161L Re
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timer芯片通过第一预设引脚相连，2进4出的时钟芯片； 当所述第一预设引脚为低电平时，所述时钟芯片用于将输入端切换至母板上金手指进入的时钟信号，并将所述时钟信号输入至所述PT4161L Re
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timer芯片和PCIe应用端的输入端。2.根据权利要求1所述的PCIe板卡，其特征在于，当主端和应用端分别包含第一板卡和第二板卡时，包括：所述第一板卡的电源通过所述连接器与预设针脚与两级MOSFET相连，所述两级MOSFET与传输至应用端的电源时序控制电路相连，所述两级MOSFET用于所述第一板卡启动时对启动电压隔离并降压接至所述电源时序控制电路。3.一种PCIe板卡的应用方法，基于权利要求1或2所述的PCIe板卡，其特征在于，所述PCIe板卡的PCIe x16插槽中的目标针脚一端接地，另一端与PT4161L Re
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timer芯片的GPIO接口相连，应用方法包括：当所述GPIO接收到高电位时，所述PT4161L Re
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timer芯片从第一带电可擦可编程只读存储器读取韧体数据，并将第一端口设为上行端口，第二端口设为下行端口；当所述GPIO接收到低电位时，所述PT4161L Re
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timer芯片从第二带电可擦可编程只读存储器读取韧体数据，并将第一端口设为下行端口，第二端口设为上行端口。4.根据权利要求3所述的应用方...

【专利技术属性】
技术研发人员：张宥骏，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：