存储寄存器数据元素的处理器、系统及方法技术方案

本发明专利技术公开一种存储寄存器数据元素以与不同寄存器的数据元素交错的方法、其处理器(1212)及其系统，其中寄存器的每一非连续数据元素经检索以在执行交错存储指令时经存储以与不同寄存器的每一非连续数据元素交错，其中指示其中存储所述非连续数据元素的存储空间的通道的掩码指令与所述交错存储指令结合执行，并且其中第二类型的处理器(1222)经配置以仿真第一类型的处理器(1212)以存储与存储在所述第一类型处理器(1212)中的非连续数据元素相同的所述非连续数据元素。素相同的所述非连续数据元素。素相同的所述非连续数据元素。

【技术实现步骤摘要】
【国外来华专利技术】存储寄存器数据元素的处理器、系统及方法

技术介绍

[0001]数字信号处理器(DSP)经优化用于处理可从各种输入信号(例如传感器数据、视频流、语音信道、雷达信号、生物医学信号等)导出的数据流。对实时数据进行操作的数字信号处理器可接收输入数据流，对数据流执行滤波功能(例如编码或解码)，并输出经变换数据流。实例应用程序需要存储器存取来加载数据寄存器文件中的数据寄存器，且接着将来自数据寄存器的数据供应到执行数据处理的功能单元。
[0002]一或多个DSP处理核心可与单个集成电路(IC)裸片上的各种外围电路、存储器块等组合，以形成芯片上系统(SoC)。这些系统可包含共享芯片上及芯片外存储器的使用的多个互连处理器。处理器可包含指令高速缓存(ICache)及数据高速缓存(DCache)的某一组合以改进处理。此外，多个处理器(在其当中共享存储器)可并入单个嵌入式系统中。处理器可在物理上共享同一存储器。
[0003]现代微处理器可分若干步骤执行指令。这些步骤包含从存储器读取指令、解码指令、读取待操作的值、执行操作以及将结果写入存储装置的步骤。有时被称为“管线处理”，执行这些步骤的处理器在不同阶段(即“在管线中”)同时执行若干指令。在此操作模式中，处理器可在解码前一指令、读取用于较早指令的输入值等时提取指令。通过重叠指令的执行，提高处理器可执行指令的速率。
[0004]在现代微处理器中，单个指令对多个数据的并行操作也是可能的。单个指令同时对多个数据进行操作的并行操作称为单指令多数据(SIMD)处理。提高SIMD处理效率的一种方法是从存储空间(例如，主存储器或更高阶高速缓存)加载多个数据或将多个数据存储到所述存储空间。
[0005]每一微处理器可在各种方面与其它微处理器不同。例如，在存储器中具有两个存储体的微处理器以不同于在存储器中具有四个存储体的微处理器的方式从存储器或高速缓存加载数据及将数据存储到存储器或高速缓存。为微处理器编写的程序或代码可能需要重新写入以便在具有不同存储器存取及管理架构的微处理器上运行。

技术实现思路

[0006]此描述大体上涉及DSP领域。更具体来说，但不通过限制的方式，此描述的方面涉及一种用于由处理器执行交错存储指令的方法。根据此描述的方面，由第二类型处理器执行用于交错待存储的处理器的寄存器的值的指令以仿真第一类型处理器。根据此描述的方面，将由第二类型处理器执行的用于交错值的指令从指令转译为第一类型处理器的寄存器的交错值。根据一些方面，第一类型处理器的寄存器及第二类型处理器的寄存器具有不同大小。
[0007]根据一些方面，第二类型处理器寄存器的交错值包括存储在第二类型处理器寄存器中的每一者中的向量的数据元素。第二类型处理器中的每一者的向量为也可存储在第一类型处理器寄存器中的大小。第二类型处理器阻塞其寄存器的一或多个通道使得寄存器中的每一者的大小匹配其相应向量的大小。
附图说明
[0008]针对关于各种实例的详细描述，现在将参考附图，其中：
[0009]图1说明双标量/向量数据路径处理器的实例。
[0010]图2说明图1中所说明的双标量/向量数据路径处理器中的寄存器文件及功能单元。
[0011]图3说明全局标量寄存器文件。
[0012]图4说明由算术功能单元共享的本地标量寄存器文件。
[0013]图5说明由乘法功能单元共享的本地标量寄存器文件。
[0014]图6说明由加载/存储单元共享的本地标量寄存器。
[0015]图7说明全局向量寄存器文件。
[0016]图8说明谓词寄存器文件。
[0017]图9说明由算术功能单元共享的本地向量寄存器文件。
[0018]图10说明由乘法及关联功能单元共享的本地向量寄存器文件。
[0019]图11说明此实例的中央处理器的管线阶段。
[0020]图12说明存储寄存器数据元素以与不同寄存器的数据元素交错的系统；及
[0021]图13A到13D说明图12中说明的系统的寄存器及存储器。
具体实施方式
[0022]在图式中，为了一致性，相同元件由相同参考编号表示。
[0023]图1说明包含双标量/向量数据路径115、116的实例处理器100。处理器100包含流式引擎125、一级指令高速缓存(L1I)121及一级数据高速缓存(L1D)123。处理器100进一步包含保存指令及数据两者的二级组合指令/数据高速缓存(L2)130。
[0024]图1说明L1I高速缓存121与L2组合指令/数据高速缓存130之间通过512位总线142的连接。图1进一步说明L1D高速缓存123与L2组合指令/数据高速缓存130、512位总线145之间的连接。在处理器100的实例中，L2组合指令/数据高速缓存130存储备份L1I高速缓存121的指令及备份L1D高速缓存123的数据。在一个实例中，L2组合指令/数据高速缓存130使用图1中未说明的已知或后来开发的存储器系统技术进一步连接到更高级别的高速缓存及/或存储器。
[0025]在各种实例中，L1I高速缓存121、L1D高速缓存123及L2高速缓存130的大小可以不同大小实施；在此实例中，L1I高速缓存121及L1D高速缓存123各自为32千字节，且L2高速缓存130为1024千字节。在一个实例中，中央处理单元核心110、L1I高速缓存121、L1D高速缓存123及L2组合指令/数据高速缓存130形成在单个集成电路上。单个化集成电路可包含其它电路。
[0026]中央处理单元核心110如由指令提取单元111控制从L1I高速缓存121提取指令。指令提取单元111确定待执行的下一个指令，并调用此类指令的提取分组大小的集合。在高速缓存命中时直接从L1I高速缓存121提取指令(如果这些指令存储在L1I高速缓存121中)。在高速缓存未命中时(指定指令提取分组未存储在L1I高速缓存121中)，在L2组合高速缓存130中查找这些指令。在一个实例中，L1I高速缓存121中的高速缓存线的大小等于提取分组的大小，其为512位。
[0027]这些指令的存储器位置是L2组合高速缓存130中的命中或未命中。从L2组合高速缓存130服务命中。从更高级别的高速缓存(未说明)或从主存储器(未说明)服务未命中。在一个实例中，所请求指令同时供应到L1I高速缓存121及中央处理单元核心110以加快使用速度。
[0028]在图1中，中央处理单元核心110包含多个功能单元以执行指令指定的数据处理任务。指令分派单元112确定每一提取指令的目标功能单元。在一个实例中，中央处理单元110作为能够同时在对应功能单元中操作多个指令的超长指令字(VLIW)处理器来操作。优选地，编译器在一起执行的执行分组中组织指令。
[0029]指令分派单元112将每一指令引导到其目标功能单元。被指派到指令的功能单元完全由编译器产生的指令指定。中央处理单元核心110的硬件不参与此功能单元指派。在一个实例中，指令分派单元112可并行地对若干指令进行操作。此本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储寄存器的值的方法，所述方法包括：在包括至少两个寄存器的处理器上执行交错存储指令，其中所述至少两个寄存器中的每一者经配置以存储具有多个数据元素的向量，其中所述交错存储指令的所述执行包含：从所述至少两个寄存器中的每一者的所述相应向量的所述多个数据元素检索至少两个数据元素；及将从所述至少两个寄存器中的每一者的所述相应向量的所述多个数据元素检索的所述至少两个数据元素存储在所述处理器的存储结构中，其中所述至少两个寄存器中的第一寄存器的所述至少两个数据元素中的每一者经存储以与所述至少两个寄存器中的第二寄存器的所述至少两个数据元素中的每一者交错。2.根据权利要求1所述的方法，其中所述至少两个数据元素是非连续数据元素。3.根据权利要求1所述的方法，其中从所述至少两个寄存器中的每一者的所述相应向量的所述多个数据元素检索的所述至少两个数据元素包括所述至少两个寄存器的相应寄存器的偶数数据元素。4.根据权利要求1所述的方法，其中从所述至少两个寄存器中的每一者的所述相应向量的所述多个数据元素检索的所述至少两个数据元素包括所述至少两个寄存器的所述相应寄存器的每第四个数据元素。5.根据权利要求1所述的方法，其中从所述至少两个寄存器中的每一者的所述相应向量的所述多个数据元素检索的所述至少两个数据元素的数据元素包括一个字节、2个字节、4个字节或8个字节的数据元素。6.根据权利要求1所述的方法，其中所述存储结构包含所述处理器的存储器或更高阶高速缓存，且所述方法进一步包括：产生掩码指令；及执行所述掩码指令以阻塞所述存储器或所述更高阶高速缓存的通道，其中从所述至少两个寄存器中的每一者的所述相应向量的所述多个数据元素检索的所述至少两个数据元素存储在所述存储器或所述更高阶高速缓存的非阻塞通道中。7.根据权利要求1所述的方法，其中所述处理器包括第二类型处理器，其中所述交错存储指令包括从用于第一类型的处理器的交错存储指令转译的用于所述第二类型处理器的交错存储指令，其中所述第二类型处理器包括所述至少两个寄存器，其中所述至少两个寄存器中的每一者的大小大于所述第一类型处理器的寄存器的大小，其中所述至少两个寄存器中的每一者的所述向量的大小与能够存储在所述第一类型处理器的所述寄存器中的向量的大小相同，且其中所述至少两个寄存器中的每一者的一或多个通道经阻塞以匹配其相应向量的所述大小。8.根据权利要求7所述的方法，
其中用于所述第二类型处理器的所述交错存储指令的所述执行包括，产生掩码指令；及执行所述掩码指令以阻塞所述至少两个寄存器中的所述每一者的所述一或多个通道。9.一种系统，其包括，源文件，其用于第一类型的处理器；转译器，其经配置以将用于所述第一类型处理器的所述源文件转译成用于第二类型的处理器的源文件；及编译器，其经配置以基于所述经转译源文件产生用于所述第二类型处理器的执行文件；其中所述第一类型处理器源文件包括交错存储指令；其中所述第二类型处理器包括至少两个寄存器；其中所述至少两个寄存器中的每一者经配置以存储具有多个数据元素的向量；其中所述第二类型处理器经配置以在执行用于所述第二类型处理器的所述源文件时，从所述至少两个寄存器中的每一者的所述相应向量的所述多个数据元素中检索及存储至少两个数据元素；且其中所述至少两个寄存器中的第一寄存器的所述至少两个数据元素中的每一者经存储以与所述至少两个寄存器中的第二寄存器的所述至少两个数据元素中的每一者交错。10.根据权利要求9所述的系统，其中所述至少两个数据元素是非连续数据元素。11.根据权利要求9所述的系统，其中在用于所述第一类型处理器的所述源文件由所述第一类型处理器执行时，由所述第二类型处理器存储的所述数据元素经配置以与待由所述第一类型处理器存储的数据元素相同。12.根据权利要求9所述的系统，其进一步包括，所述第二类型处理器的存储结构，其经配置以存储所述交错数据元素。13.根据权利要...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：