用于电池保护开关的半导体器件制造技术

本公开提供了一种用于电池保护开关的半导体器件，包括：第一元胞区，第一元胞区形成有第一MOS晶体管，第一MOS晶体管接收第一控制信号以使得第一MOS晶体管导通或关断；第二元胞区，第二元胞区形成有第二MOS晶体管，第二MOS晶体管接收第二控制信号以使得第二MOS晶体管导通或关断，第一元胞区与第二元胞区相邻地设置；以及第三元胞区，第三元胞区与第二元胞区相邻地设置，第三元胞区形成有开关，开关接收第三控制信号以进行以下控制：当第一MOS晶体管进行关断动作时，开关导通以使得第二MOS晶体管在第一MOS晶体管关断之前进行关断或者在第一MOS晶体管关断的同时进行关断。第一MOS晶体管关断的同时进行关断。第一MOS晶体管关断的同时进行关断。

【技术实现步骤摘要】
用于电池保护开关的半导体器件


[0001]本公开属于半导体
，本公开尤其涉及一种用于电池保护开关的半导体器件。

技术介绍

[0002]在电池系统中，电池的过度充电和过度放电不仅会降低电池的使用寿命，严重时还会引发爆炸和火灾的安全事故。该电池例如为锂电池组等。
[0003]现有技术中的电池系统中的用于电池充放电控制的器件，在电池过度充电或者过度放电的情形下，往往不能彻底地关断充电电流或者放电电路，存在安全隐患。

技术实现思路

[0004]为了解决上述技术问题之一，本公开提供一种用于电池保护开关的半导体器件。
[0005]本公开的用于电池保护开关的半导体器件通过以下技术方案实现。
[0006]根据本公开的一个方面，提供一种用于电池保护开关的半导体器件，包括：第一元胞区，所述第一元胞区形成有第一MOS晶体管，所述第一MOS晶体管接收第一控制信号以使得所述第一MOS晶体管导通或关断；第二元胞区，所述第二元胞区形成有第二MOS晶体管，所述第二MOS晶体管接收第二控制信号以使得所述第二MOS晶体管导通或关断，所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于电池保护开关的半导体器件，其特征在于，包括：第一元胞区，所述第一元胞区形成有第一MOS晶体管，所述第一MOS晶体管接收第一控制信号以使得所述第一MOS晶体管导通或关断；第二元胞区，所述第二元胞区形成有第二MOS晶体管，所述第二MOS晶体管接收第二控制信号以使得所述第二MOS晶体管导通或关断，所述第一元胞区与所述第二元胞区相邻地设置；以及第三元胞区，所述第三元胞区与所述第二元胞区相邻地设置，所述第三元胞区形成有开关，所述开关接收第三控制信号以进行以下控制：当所述第一MOS晶体管进行关断动作时，所述开关导通以使得所述第二MOS晶体管在所述第一MOS晶体管关断之前进行关断或者在所述第一MOS晶体管关断的同时进行关断。2.根据权利要求1所述的半导体器件，其特征在于，所述第一元胞区包括第一栅极区、第一源极区以及第一漏极区，所述第一元胞区中形成有第一寄生二极管，所述第一寄生二极管形成在所述第一源极区与所述第一漏极区之间。3.根据权利要求1或2所述的半导体器件，其特征在于，所述第二元胞区包括第二栅极区、第二源极区以及第一漏极区，所述第二元胞区中形成有第二寄生二极管，所述第二寄生二极管形成在所述第二源极区与所述第一漏极区之间；可选地，所述第一寄生二极管和所述第二寄生二极管构成反向串联结构，所述第一元胞区与所述第二元胞区共用所述第一漏极区；可选地，还包括第四元胞区，所述第四元胞区与所述第一元胞区相邻地设置，第四元胞区中形成有保护二极管，所述第四元胞区包括第一源极区与第二漏极区，所述第四元胞区与所述第一元胞区共用第一源极区，所述第一元胞区的所述第一漏极区与所述第四元胞区的所述第二漏极区能够被连接，使得所述保护二极管与所述第一寄生二极管并联，使得当需要关断所述第二MOS晶体管时，通过在所述保护二极管上形成的电压使得所述第二MOS晶体管被快速关断；可选地，所述第三元胞区包括第三栅极区、第二源极区以及第三漏极区，所述第三元胞区与所述第二元胞区共用所述第二源极区，所述第三元胞区的所述第三漏极区与所述第二元胞区的所述第二栅极区能够被连接；可选地，所述保护二极管为高压二极管；可选地，还包括衬底电极区，所述第一元胞区、第二元胞区、第三元胞区以及所述第四元胞区形成在公共衬底上。4.根据权利要求1或2所述的半导体器件，其特征在于，所述第一MOS晶体管为NMOS晶体管，衬底为P型衬底；所述第一元胞区包括第一栅极区、第一源极区以及第一漏极区，所述第一元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第一P型阱区，所述第一P型阱区中至少形成第一P型高掺杂区以及第一N型高掺杂区，所述第一P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第二N型高掺杂区；所述第一源极区形成在所述介质层上，所述第一源极区的至少一部分穿过所述介质层与所述第一N型高掺杂区接触以及与所述第一P型高掺杂区接触；
所述第一漏极区形成在所述介质层上，所述第一漏极区的至少一部分穿过所述介质层与所述第二N型高掺杂区接触；所述第一栅极区形成在所述介质层中；可选地，所述第二MOS晶体管为NMOS晶体管，衬底为P型衬底；所述第二元胞区包括第二栅极区、第二源极区以及第一漏极区，所述第二元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第二P型阱区，所述第二P型阱区中至少形成第三P型高掺杂区以及第三N型高掺杂区，所述第二P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第二N型高掺杂区；所述第二源极区形成在所述介质层上，所述第二源极区的至少一部分穿过所述介质层与所述第三N型高掺杂区接触以及与所述第三P型高掺杂区接触；所述第一漏极区形成在所述介质层上，所述第一漏极区的至少一部分穿过所述介质层与所述第二N型高掺杂区接触；所述第二栅极区形成在所述介质层中；可选地，所述第三元胞区包括第三栅极区、第二源极区以及第三漏极区，所述第三元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第三P型阱区，所述第三P型阱区中至少形成第四P型高掺杂区以及第四N型高掺杂区，所述第三P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第五N型高掺杂区；所述第二源极区形成在所述介质层上，所述第二源极区的至少一部分穿过所述介质层与所述第四N型高掺杂区接触以及与所述第四P型高掺杂区接触；所述第三漏极区形成在所述介质层上，所述第三漏极区的至少一部分穿过所述介质层与所述第五N型高掺杂区接触；所述第三栅极区形成在所述介质层中；可选地，所述第四元胞区包括第一源极区与第二漏极区；所述第四元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第四P型阱区，所述第四P型阱区中至少形成第六P型高掺杂区，所述第四P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第六N型高掺杂区；所述第一源极区形成在所述介质层上，所述第一源极区的至少一部分穿过所述介质层与所述第六P型高掺杂区接触；所述第二漏极区形成在所述介质层上，所述第二漏极区的至少一部分穿过所述介质层与所述第六N型高掺杂区接触；可选地，所述衬底上还形成有第五P型高掺杂区，所述衬底电极区形成在所述介质层上，所述衬底电极区的至少一部分穿过所述介质层与所述第五P型高掺杂区接触。5.根据权利要求1或2所述的半导体器件，其特征在于，所述第一MOS晶体管为PMOS晶体管，衬底为N型衬底；所述第一元胞区包括第一栅极区、第一源极区以及第一漏极区，所述第一元胞区包括N型衬底以及介质层；
所述N型衬底与所述介质层之间至少形成P型漂移区，所述P型漂移区中形成有第一N型阱区，所述第一N型阱区中至少形成第一N型高掺杂区以及第一P型高掺杂区，所述第一N型阱区与所述N型衬底通过所述P型漂移区间隔，所述P型漂移区中形成有第二P型高掺杂区；所述第一源极区形成在所述介质层上，所述第一源极区的至少一部分穿过所述介质层与所述第一P型高掺杂区接触以及与所述第一N型高掺杂区接触；所述第一漏极区形成在所述介质层上，所述第一漏极区的至少一部分穿过所述介质层与所述第二P型高掺杂区接触；所述第一栅极区形成在所述介质层中。6.根据权利要求1至5中任一项所述的半导体器件，其特征在于，所述第二MOS晶体管为PMOS晶体管，衬底为N型衬底；所述第二元胞区包括第二栅极区、第二源极区以及第一漏极区，所述第二元胞区包括N型衬底以...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：珠海迈巨微电子有限责任公司，
类型：发明
国别省市：