维持稳定计时的装置和方法制造方法及图纸

在意外时钟停止之前和之后，各种实施例的装置和方法利用电路组件的独特布置向存储器模块提供稳定而连续的时钟，这些电路组件包括时钟检测器电路、时钟平滑电路以及一个或多个PLL。在检测到已停止的主机时钟时，第一PLL从板载晶体振荡器无缝切换到备用参考时钟。时钟平滑电路允许第一PLL保持稳定的相位和频率，而不引起比锁定的PLL的自然抖动更大的短时脉冲波干扰或周期偏移；一个或多个可选的下游PLL可以驱动附加的时钟域。PLL可以驱动附加的时钟域。PLL可以驱动附加的时钟域。

【技术实现步骤摘要】
【国外来华专利技术】维持稳定计时的装置和方法

技术介绍

[0001]几种类型的固态、高密度、非易失性存储器(NVM)在商业计算机系统中提供持久存储。此类技术包括傲腾
TM
(Optane
TM
)DC永久存储器、自旋转移矩
‑
磁性随机存取存储器(STT
‑
MRAM)、电阻式RAM(ReRAM)、NAND、导电桥接RAM(CBRAM)或相变存储器(PCM)。这些存储器可以在存储器模块上实现，其中存储器控制器经由一个或多个诸如PCIe(快速外围组件互连)或DDR(双倍数据速率接口)的高速接口将非易失性存储器链接到处理器(例如，中央处理单元(CPU))。这些存储器依靠稳定时钟进行读写目的。时钟的突然或意外停止或消失可能破坏或停止正在进行的写入操作。
附图说明
[0002]将根据下面给出的详细描述以及本公开的各种实施例的附图更全面地理解本公开的实施例，然而，不应视为将本公开限制为特定实施例，而只是出于说明和理解的目的。
[0003]图1图示了根据本公开的一些实施例的具有维持稳定计时的装置的存储器模块的高级架本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：第一电路，用于选择第一时钟或第二时钟中的一者；锁相回路(PLL)，用于接收所述第一电路的输出作为所述PLL的参考时钟；以及第二电路，耦接到所述PLL，其中所述第二电路用于检测是否存在所述第一时钟，并向所述第一电路提供选择信号以：在存在所述第一时钟的情况下，选择所述第一时钟作为所述第一电路的输出；以及在不存在所述第一时钟的情况下，选择所述第二时钟作为所述第一电路的输出。2.根据权利要求1所述的装置，包括第三电路，所述第三电路用于在所述第一电路选择所述第二时钟时，调节来自所述PLL的相位检测器的上方脉冲和下方脉冲。3.根据权利要求1所述的装置，包括第四电路，所述第四电路用于对第三时钟进行分频以生成所述第一时钟。4.根据权利要求3所述的装置，其中所述第三时钟由主机处理器生成。5.根据权利要求1所述的装置，其中所述第二时钟由晶体振荡器生成，其中所述第一时钟的频率与所述第二时钟的频率大体相同。6.根据权利要求1所述的装置，其中所述第一电路包括多路复用器。7.根据权利要求1所述的装置，其中所述第二电路包括：第一触发器，具有接收所述第一时钟的时钟输入以及经由反相器耦接到所述输入的输出；第二触发器，具有接收所述PLL的输出的时钟输入、耦接到所述第一触发器的输出的输入、以及输出；第三触发器，具有接收所述PLL的输出的时钟输入、耦接到所述第二触发器的输出的输入、以及输出；以及组合逻辑，用于接收所述第二触发器的输出和所述第三触发器的输出，其中所述组合逻辑的输出提供所述选择信号。8.根据权利要求2所述的装置，其中所述第三电路包括：第一可编程延迟线，用于接收所述上方脉冲；第一反相器，耦接到所述第一可编程延迟线的输出；第一组合逻辑，用于接收所述上方脉冲和所述第一反相器的输出，其中所述第一组合逻辑的输出提供经调整的上方脉冲；第二可编程延迟线，用于接收所述下方脉冲；第二反相器，耦接到所述第一可编程延迟线的输出；以及第二组合逻辑，用于接收所述下方脉冲和所述第二反相器的输出，其中所述第二组合逻辑的输出提供经调整的下方脉冲。9.根据权利要求1至8中任一项所述的装置，包括时钟分配网络，所述时钟分配网络耦接到所述PLL的输出。10.根据权利要求9所述的装置，其中，所述参考时钟为第一参考时钟，其中所述PLL为第一PLL，其中所述装置包括：分频器，用于对所述第一PLL的输出进行分频并生成第二参考时钟；以及第二PLL，用于接收所述第二参考时钟。
11.根据权利要求10所述的装置，其中所述时钟分配网络为第一时钟分配网络，其中所述装置包括耦接到所述第二PLL的输出的第...

【专利技术属性】
技术研发人员：纳撒尼尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：