存储器装置错误校验和清除模式以及错误透明度制造方法及图纸

错误校验和清除（ECS）模式使存储器装置能够执行错误校验和纠正（ECC）并对错误计数。关联的存储器控制器用发送到存储器装置的触发器触发ECS模式。存储器装置包含多个可寻址存储器位置，其能被组织成段（诸如字线）。存储器位置存储数据并且具有关联的ECC信息。在ECS模式中，存储器装置读一个或更多存储器位置，并且基于ECC信息对于所述一个或更多存储器位置执行ECC。存储器装置对错误信息进行计数，错误信息包含指示具有至少阈值数量的错误的段的数量的段计数以及指示在任何段中的最大数量的错误的最大计数。的错误的最大计数。的错误的最大计数。

【技术实现步骤摘要】
存储器装置错误校验和清除模式以及错误透明度
[0001]相关申请此专利申请是基于2015年8月28日提交的美国临时申请No. 62/211,448的非临时申请。此申请要求该临时申请的优先权的权益。该临时申请特此通过引用被结合。
[0002]本专利申请涉及如下两个专利申请，这两个申请也要求对上面标识的同一美国临时申请的优先权：题为“MEMORY DEVICE CHECK BIT READ MODE”的专利申请No. TBD [P88609]；以及题为“MEMORY DEVICE ON
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DIE ECC (ERROR CHECKING AND CORRECTING) CODE”的专利申请No. TBD [P93260]；这两个申请与此一道同时被提交。


[0003]描述一般涉及存储器管理，并且更具体地说，描述涉及具有执行内部错误校验和纠正的存储器装置的存储器子系统中的错误校验和纠正。
[0004]版权声明/许可此专利文档的公开部分可包含受到版权保护的资料。在该专利文档或专利公开出现在专利和商标局专利文件或记录中时，版权所有人本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种动态随机存取存储器（DRAM）装置，包括：包含多个行的存储器阵列；以及错误校验和清除（ECS）逻辑，其包括错误校验和纠正（ECC）逻辑用来执行ECS模式，在所述ECS模式中所述DRAM装置要从所述存储器阵列顺序读取数据，利用所述ECC逻辑纠正所述存储器阵列的行中的单个位错误，并且将纠正的数据写回到所述存储器阵列；其中，所述ECS逻辑包括地址生成逻辑用来内部生成和管理用于所述ECS模式的地址信息，以便从所述存储器阵列顺序读取数据。2.如权利要求1所述的DRAM装置，其中所述地址生成逻辑要对地址进行计数直到所述地址信息的滚转。3.如权利要求2所述的DRAM装置，其中所述地址信息的所述滚转包括堆地址滚转。4.如权利要求2所述的DRAM装置，其中所述地址信息的所述滚转包括存储器阵列地址滚转。5.如权利要求4所述的DRAM装置，进一步包括：寄存器，用来指示所述ECS模式中检测的具有至少一个码字错误的行的数量。6.如权利要求5所述的DRAM装置，其中响应于所述存储器阵列地址滚转，所述ECS逻辑要重置所述寄存器。7.如权利要求1所述的DRAM装置，进一步包括：输入/输出（I/O）接口，用来接收设置模式寄存器的位以进入所述ECS模式的命令。8.如权利要求1所述的DRAM装置，其中所述DRAM装置包含与双数据速率（DDR）标准兼容的同步动态随机存取存储器（SDRAM）装置。9.一种系统，包括：存储器控制器；以及耦合到所述存储器控制器的动态随机存取存储器（DRAM）装置，所述DRAM装置包括：包含多个行的存储器阵列；以及错误校验和清除（ECS）逻辑，其包括错误校验和纠正（ECC）逻辑用来执行ECS模式，在所述ECS模式中所述DRAM装置要从所述存储器阵列顺序读取数据，利用所述ECC逻辑纠正所述存储器阵列的行中的单个位错误，并且将纠正的数据写回到所述存储器阵列；其中，所述ECS逻辑包括地址生成逻辑用来内部生成和管理用于所述ECS模式的地址信息，以便从所述存储器阵列顺序读取数据。10.如权利要求9所述的系统，其中所述地址生成逻辑要对地址...

【专利技术属性】
技术研发人员：JB哈尔伯特，KS拜因斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：