一种全国产化的多总线多冗余的B码对时装置制造方法及图纸

本发明专利技术涉及一种全国产化的多总线多冗余的B码对时装置，属于国产通讯对时技术领域。与现有技术相比，本发明专利技术采用自主可控的全国产化设计，不受国外器件禁用的影响。采用千兆网络总线、RS485串行总线和PCIE高速总线的多总线设计，使整个对时装置的数据流通更加顺畅，时间的分发更加快，可以有效提高分发的效率，较少在传输线路上的延时；多总线设计，可以使B码对时装置的兼容性更高。进一步，采用ARM对时和FPGA对时的多冗余，以及CPU对整个对时过程进行监测和仲裁的设计，实现了自主可控的目标，可以提高系统的可靠性；采用冗余设计，对时的精度可以达到微秒级。精度可以达到微秒级。精度可以达到微秒级。

【技术实现步骤摘要】
一种全国产化的多总线多冗余的B码对时装置


[0001]本专利技术属于国产通讯对时
，具体涉及一种全国产化的多总线多冗余的B码对时装置。

技术介绍

[0002]当前，时间同步，即对时，在很多行业领域中起着举足轻重的作用，如航空航天、电力电子等系统，要求的对时精度达到微秒级，才能保证整个大系统的同步协作运行。B码作为一种国际通用的时间编码，具有通用性和标准性的特点。但现有的B码对时装置，存在设计复杂、精度低以及工作稳定性差的问题，更重要的是，无法实现自主可控的全国产化设计。而且一般的B码对时装置在设计时，实现途径比较单一，无法应对可能出现的故障。
[0003]为了满足国产化的需求，实现B码的高精度对时，特别是为了实现多途径多备份对时的有效融合，随时应对可能存在的设备故障和对时中断，如何设计一种全国产化的多总线多冗余的B码对时装置成为了亟待解决的技术问题。

技术实现思路

[0004](一)要解决的技术问题
[0005]本专利技术要解决的技术问题是：如何在保证B码对时精度达到微秒的基础上，实现B码对时装置的全国产化本文档来自技高网...

【技术保护点】

【技术特征摘要】
32位处理器核，片上集成FLASH存储3072KB和SRAM存储512KB。8.如权利要求4所述的装置，其特征在于，所述GBE SWITCH芯片的网络交换机SF2507EBI采用LQFP128
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EPAD封装，支持5+2端口10/100/1000M高性能以太网交换，集成5个GigaPHY和2个GMAC端口。9.一种利用权利要求4至8中任一项所述装置实现的B码解析的方法，其特征在于，包括以下步骤：步骤1.B码通过DB9串口送给ARM芯片GD32F450和FPGA芯片SMQ7K325T；步骤2.ARM芯片GD32F450内部的第一定时器接收B码信息，并进行定时查询，不断检测是否有B码码元的开始标志，如果没有查询到，则一直定时查询，一旦查询到B码码元的开始标志，则触发第二定时器启动；步骤3.第二定时器启动的同时，ARM芯片GD32F450对B码码元进行解析，解析出年月日时分秒信息，与此同时，ARM芯片GD32F450不断检测一秒的B码有效码元是否全部解析完成，如果没有，则继续解析，一旦检测到完成标志，则触发第二定时器停止计时；步骤4.第二定时器停止计时以后，ARM芯片GD32F450根据第二定时器的计时时间对解析出的B码时间信息进行校准；步骤5.对于校准完成以后的时间信息，ARM芯片GD32F450通过调用网络收发器和RS485收发器，将解析出的年月日时分秒，广播到GBE SWITCH芯片的...

【专利技术属性】
技术研发人员：魏凯，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：