一种多路CPU系统中时钟同步控制装置、系统及控制方法制造方法及图纸

本发明专利技术公开一种多路CPU系统中时钟同步控制装置、系统及控制方法，该装置包括：分别与各路CPU系统连接的参考时钟源单元，以及分别与各路CPU系统连接的仲裁单元，参考时钟源单元用于为各CPU系统中的时间处理逻辑提供统一的参考时钟，仲裁单元用于统一控制调度各CPU系统中的时间处理逻辑进行时间的推进。本发明专利技术具有结构简单、同步效率以及精度高且复杂程度与实现成本低等优点。实现成本低等优点。实现成本低等优点。

【技术实现步骤摘要】
一种多路CPU系统中时钟同步控制装置、系统及控制方法


[0001]本专利技术涉及时钟同步
，尤其涉及一种多路CPU系统中时钟同步控制装置、系统及控制方法。

技术介绍

[0002]多路CPU系统中，时间系统是多路服务器中的一个重要基础部分，其主要是用于程序运行的任务调度与切换、物理通路的报文超时机制等。系统中各个socket需要保持时间一致，也即为需要保持时钟同步，否则会导致系统硬件初始化以及软件运行异常等。
[0003]CPU的时钟系统的参考源一般是由外部提供，CPU内部的时间处理逻辑获取到该外部参考源后，产生CPU的时间，再派发到各个CPU核上，基于收到的时间，各个CPU核之间理想状态下应当是同步、没有时间差的，这样代码能够在各个核之间进行迁移和运行，单路CPU的时间系统如图1所示。将单路CPU系统扩展为多路CPU系统后，软件层面上不需要关注多个CPU之间的差异，多路CPU只提供硬件资源(核数、缓存、内存、IO等)给软件使用，实现更强的计算、IO扩展能力。多路CPU系统中，由于每个CPU芯片都有时间处理逻辑，因而在多路系统中会存在多个时间处理逻辑，为了保持多个CPU的时间的一致性，则必须要求多个时间处理逻辑发出的时间是一致的，即确保各CPU的时间处理逻辑是同步的。且为确保多路系统的性能，通常要求各CPU之间能够保持高精度的时间同步。
[0004]针对于时间/时钟同步，现有技术中大多数都是采用网络协议报文方式进行时间同步，即在两台设备之间，通过网络方式进行时间获取或者时间校准，如图2所示，设备A与设备B之间通过网络方式获取时间或者进行时间校准，实现时间同步。上述网络协议报文方式中，时间校准的流程通常为：网络上传输的网络时间采取特定的报文形式传输，报文中附带发送端的时间信息，接收端收到报文后，解析出时间信息，进行设备时间校准。
[0005]但是上述传统的采用网络协议报文方式实现时间同步，会存在以下问题：
[0006]1、效率低、耗时长。
[0007]由于需要依赖于网络传输来完成设备间时间同步，而网络传输、报文解析等均需要一定的时间，因而完成整个时间同步往往需要耗费较多的时间，导致同步效率低，在芯片在上电后，通常就无法尽快获取到有效的时钟系统，而这会影响芯片初始化时间。
[0008]2、同步效果难于达到高精度。
[0009]不仅网络传输需要一定的时间，而且报文的生成和解析产生也会存在一定的时延，因而报文到不同设备的传输时延通常是不同的，导致不同设备最终所获得的时间会存在差异，实际就难以达到高精度的同步，不能满足多路CPU中对于时间系统的高精度要求。
[0010]3、实现操作复杂且成本高。
[0011]由于时间校准需要依赖于报文的传输，因而必须构建包含报文发送端、接收端以及传输介质的时间装置，不仅实现复杂，且会增加实现成本。尤其当应用于多路系统中时，由于多路系统之间需要构建大量的时间装置进行报文的收发，会大大增加实现复杂度以及成本。
[0012]有从业者考虑将时间同步方法放置到芯片设计中，以提高时间同步的效率以及精度，但是这又会导致芯片设计复杂度大大提升，且后续难以针对该时间同步逻辑进行测试。
[0013]因此，亟需提供一种能够适用于多路系统的时钟同步控制方案，以使得能够兼顾时钟同步实现的效率、精度以及实现成本与复杂程度。

技术实现思路

[0014]本专利技术要解决的技术问题就在于：针对现有技术存在的技术问题，本专利技术提供一种结构简单、同步效率以及精度高且复杂程度与实现成本低的多路CPU系统中时钟同步控制装置、系统及控制方法。
[0015]为解决上述技术问题，本专利技术提出的技术方案为：
[0016]一种多路CPU系统中时钟同步控制装置，包括：分别与各路CPU系统连接的参考时钟源单元，以及分别与各路CPU系统连接的仲裁单元，所述参考时钟源单元用于为各CPU系统中的所述时间处理逻辑提供统一的参考时钟，所述仲裁单元用于统一控制调度各CPU系统中的所述时间处理逻辑进行时间的推进。
[0017]进一步的，所述参考时钟源单元通过物理线路与各CPU系统连接。
[0018]进一步的，所述仲裁单元与各CPU系统中的GPIO(General
‑
purpose input/output，通用型输入输出)接口连接，以通过所述GPIO接口进行通讯。
[0019]进一步的，所述仲裁单元包括依次连接的控制信号产生子单元以及控制子单元，所述控制信号产生子单元用于产生开始时间推进控制信号，分别发送给各路CPU系统中的所述时间处理逻辑，所述控制子单元按照所述时间推进开始控制信号，控制各路CPU系统中的所述时间处理逻辑开始进行时间推进。
[0020]进一步的，各路CPU系统中还设置有与所述仲裁单元连接的就绪信号发送单元，用于发送时间推进准备就绪状态信号给所述仲裁单元。
[0021]进一步的，所述控制子单元具体当各路CPU系统发送的所述时间推进准备就绪状态信号均为有效状态时，配置使得所述时间推进开始控制信号为有效状态，以控制启动各路CPU系统中的所述时间处理逻辑开始进行时间推进。
[0022]一种多路CPU系统，各路所述CPU系统包括时间处理逻辑，还包括如上述的时钟同步控制装置，由所述时钟同步控制装置控制各路CPU系统中所述时间处理逻辑进行时钟同步。
[0023]一种多路CPU系统中时钟同步控制方法，包括：
[0024]产生参考时钟源，统一提供给各路CPU系统中的所述时间处理逻辑；
[0025]统一控制调度各CPU系统中的所述时间处理逻辑进行时间的推进。
[0026]进一步的，所述统一控制调度各CPU系统中的所述时间处理逻辑进行时间的推进包括：
[0027]产生时间推进开始控制信号，分别发送给各路CPU系统中的所述时间处理逻辑；
[0028]按照所述时间推进开始控制信号，控制各路CPU系统中的所述时间处理逻辑开始进行时间推进。
[0029]进一步的，该方法包括：
[0030]各路CPU系统在配置时间初值后，产生时间推进准备就绪状态信号并发送；
[0031]当各路CPU系统发送的所述时间推进准备就绪状态信号均为有效状态时，配置使得时间推进开始控制信号为有效状态，控制启动各路CPU系统中的所述时间处理逻辑开始进行时间推进。
[0032]与现有技术相比，本专利技术的优点在于：
[0033]1、本专利技术在通过为多路CPU系统的时间系统配置参考时钟源单元，以提供统一的参考时钟，同时为配置为多路CPU系统配置仲裁单元，由仲裁单元统一调度控制各时间处理逻辑是否进行时间推进，能够有效确保各路CPU系统的时间处理逻辑的同步精度以及同步效率，实现多路CPU系统快速、精准的时钟同步，且整个同步过程中无需依赖于复杂的网络协议报文，还可以大大降低同步实现的复杂度以及实现成本。
[0034]2、本专利技术能够结合多路CPU系统内部机制实现时钟同步，使得时钟同步本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多路CPU系统中时钟同步控制装置，其特征在于，包括：分别与各路CPU系统连接的参考时钟源单元(2)，以及分别与各路CPU系统连接的仲裁单元(3)，所述参考时钟源单元(2)用于为各CPU系统中的所述时间处理逻辑(1)提供统一的参考时钟，所述仲裁单元(3)用于统一控制调度各CPU系统中的所述时间处理逻辑(1)进行时间的推进。2.根据权利要求1所述的多路CPU系统中时钟同步控制装置，其特征在于：所述参考时钟源单元(2)通过物理线路与各CPU系统连接。3.根据权利要求1所述的多路CPU系统中时钟同步控制装置，其特征在于：所述仲裁单元(3)与各CPU系统中的GPIO接口连接，以通过所述GPIO接口进行通讯。4.根据权利要求1或2或3所述的多路CPU系统中时钟同步控制装置，其特征在于：所述仲裁单元(3)包括依次连接的控制信号产生子单元(31)以及控制子单元(32)，所述控制信号产生子单元(31)用于产生开始时间推进控制信号，分别发送给各路CPU系统中的所述时间处理逻辑(1)，所述控制子单元(32)按照所述时间推进开始控制信号，控制各路CPU系统中的所述时间处理逻辑(1)开始进行时间推进。5.根据权利要求4所述的多路CPU系统中时钟同步控制装置，其特征在于：各路CPU系统中还设置有与所述仲裁单元(3)连接的就绪信号发送单元，用于发送时间推进准备就绪状态信号给所述仲裁单元(3)。6.根据权利要求5所述的多路CPU系统中时钟同步控制装置，其特征在于：...

【专利技术属性】
技术研发人员：杨有桂，陈才，刘付东，范里政，
申请(专利权)人：飞腾信息技术有限公司，
类型：发明
国别省市：