一种基于FPGA芯片的高层次综合仿真验证方法及系统技术方案

本发明专利技术为克服针对高层次综合工具的语言转换准确度缺少系统性的验证技术，存在局限性的缺陷，提出一种基于FPGA芯片的高层次综合仿真验证方法及系统，其中高层次综合仿真验证方法包括以下步骤：获取通过高层次语言表达的函数或算法；将所述函数或算法通过待验证的高层次综合工具转换为低层次语言代码；在FPGA芯片配置低层次语言代码，FPGA芯片接收激励并输出响应；将FPGA芯片输出的响应与根据所述函数或算法的类型预设的预期结果进行对比验证，得到验证结果。本发明专利技术利用FPGA开发板对高层次综合工具转换的低层次语言代码正确性进行验证，进而实现高层次综合仿真验证。而实现高层次综合仿真验证。而实现高层次综合仿真验证。

【技术实现步骤摘要】
一种基于FPGA芯片的高层次综合仿真验证方法及系统


[0001]本专利技术涉及数字处理
，更具体地，涉及一种基于FPGA芯片的高层次综合仿真验证方法及系统。

技术介绍

[0002]高层次综合(High
‑
level Synthesis)简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。其中，高层次语言包括C、C++等，通常是具有较高的抽象度的，通常不具有时序的概念，而所谓的低层次语言，如Verilog、VHDL、SystemVerilog等，通常用来描述寄存器传输型模型，通常具有时钟的概念。
[0003]目前针对高层次综合工具的语言转换准确度缺少系统性的验证技术，导致高层次综合工具的功能正确性可能会存在误判，因此高层次综合工具无法投入市场正常使用。现有采用Verilog验证平台对低层次语言的正确性进行验证，其中Verilog验证平台是基于EDA仿真验证工具所提供的语言调用接口来调用相应的语言实现仿真验证。然而由于EDA仿真验证工具所提供的接口仅适用于对C/System C或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA芯片的高层次综合仿真验证方法，其特征在于，包括以下步骤：S1：获取通过高层次语言表达的函数或算法；S2：将所述函数或算法通过待验证的高层次综合工具转换为低层次语言代码；S3：在FPGA芯片配置低层次语言代码，FPGA芯片接收激励并输出响应；S4：将FPGA芯片输出的响应与根据所述函数或算法的类型预设的预期结果进行对比验证，得到验证结果。2.根据权利要求1所述的高层次综合仿真验证方法，其特征在于，所述函数或算法包括浮点运算函数、CHSTONE的SHA加密算法、AES加密算法、Motion压缩算法、JPEG压缩算法、Blowfish加密算法、Gsm编码算法、三角运算函数、MIPS处理器函数中的一种。3.根据权利要求1所述的高层次综合仿真验证方法，其特征在于，所述S3步骤中，在FPGA芯片配置低层次语言代码的步骤包括：S31：将低层次语言代码烧录在FPGA芯片上；S32：设置UART串口，通过所述UART串口实现DUT与FPGA的交互通讯；S33：通过串口调试助手将激励输入DUT中，DUT响应并执行运算，向FPGA返回响应结果。4.根据权利要求3所述的高层次综合仿真验证方法，其特征在于，设置UART串口的步骤包括：1)例化待测文件，通过参数化方式例化的UART串口输入与输出串口对象；2)初始化UART串口功能，设置时钟频率、波特率以及每秒总时钟周期数量；3)设置三段式主状态机；4)根据下层输入与输出串口的输出控制线在主状态机中设置状态跳转条件；5)设置转并与转串功能；6)设置ASIC字符转换功能；7)设置子状态机用于对预设激励进行检验并输出；8)设置自定义的计数器用于对输入的连续32位16进制的数据进行切分，并通过输入串口传入内部寄存器，然后通过控制...

【专利技术属性】
技术研发人员：王自鑫，陈家荣，许越，简仲谆，陈弟虎，
申请(专利权)人：中山大学，
类型：发明
国别省市：