一种控制部件及存储设备制造技术

本申请公开了可配置时钟信号的控制部件及存储设备。该控制部件包括至少一个锁相环和多个通道电路，所述多个通道电路用于耦合NVM芯片，每个通道电路与一个锁相环耦合；每个锁相环获取第一时钟信号，所述第一时钟信号为外部输入所述控制部件的时钟信号；每个锁相环根据配置信息，对第一时钟信号进行调整，生成第二时钟信号，所述第一时钟信号的频率与所述第二时钟信号的频率不同；每个锁相环向与自身耦合的通道电路，输出第二时钟信号；其中，多个通道电路接收到至少两种不同频率的时钟信号。道电路接收到至少两种不同频率的时钟信号。道电路接收到至少两种不同频率的时钟信号。

【技术实现步骤摘要】
一种控制部件及存储设备


[0001]本申请涉及芯片技术，特别地，涉及提供可配置时钟的闪存通道的存储设备的控制部件及其存储设备。

技术介绍

[0002]图1展示了存储设备的框图。存储设备102同主机相耦合，用于为主机提供存储能力。主机同存储设备102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如SATA(Serial Advanced Technology Attachment，串行高级技术附件)、SCSI(Small Computer System Interface，小型计算机系统接口)、SAS(Serial Attached SCSI，串行连接SCSI)、IDE(Integrated DriveElectronics，集成驱动器电子)、USB(Universal Serial Bus，通用串行总线)、 PCIE(Peripheral Component Interconnect Express,PCIe，高速外围组件互联)、 NVMe(NVM Express，高速非易失存储)、以太网、光纤通道、无线通信网络等连接主机与固态存储设备102。主机可以是能够通过上述方式同存储设备相通信的信息处理设备，例如，个人计算机、平板电脑、服务器、便携式计算机、网络交换机、路由器、蜂窝电话、个人数字助理等。存储设备102 包括接口103、控制部件104、一个或多个NVM芯片105以及DRAM(DynamicRandom Access Memory，动态随机访问存储器)110。
[0003]NAND闪存、相变存储器、FeRAM(Ferroelectric RAM，铁电存储器)、 MRAM(Magnetic Random Access Memory，磁阻存储器)、RRAM(ResistiveRandom Access Memory，阻变存储器)、XPoint存储器等是常见的NVM。
[0004]接口103可适配于通过例如SATA、IDE、USB、PCIE、NVMe、SAS、以太网、光纤通道等方式与主机交换数据。
[0005]控制部件104用于控制在接口103、NVM芯片105以及DRAM 110之间的数据传输，还用于存储管理、主机逻辑地址到闪存物理地址映射、擦除均衡、坏块管理等。控制部件104可通过软件、硬件、固件或其组合的多种方式实现，例如，控制部件104可以是FPGA(Field
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programmable gate array，现场可编程门阵列)、ASIC(Application Specific Integrated Circuit，应用专用集成电路)或者其组合的形式。控制部件104也可以包括处理器或者控制器，在处理器或控制器中执行软件来操纵控制部件104的硬件来处理IO (Input/Output)命令。控制部件104还可以耦合到DRAM 110，并可访问 DRAM 110的数据。在DRAM可存储FTL表和/或缓存的IO命令的数据。
[0006]控制部件104包括闪存接口控制器(或称为介质接口控制器、闪存通道控制器)，闪存接口控制器耦合到NVM芯片105，并以遵循NVM芯片105 的接口协议的方式向NVM芯片105发出命令，以操作NVM芯片105，并接收从NVM芯片105输出的命令执行结果。已知的NVM芯片接口协议包括“Toggle”、“ONFI”等。申请号为201510253428.1、专利名称为“微指令序列执行方法及其装置”的中国专利中提供了介质接口控制器的例子，通过执行微指令，将存储介质访问命令施加给NVM芯片。申请号为 2020106080147、专利名称为“自适应NVM读取方法及其装置”的中国专利申请，申请号为“202010615178.2”、专利名称为“智能读重做方法及其
介质接口控制器”的中国专利申请，申请号为“202010207004.2”、专利名称为“用于读命令融合的介质接口控制器及存储控制器”的中国专利申请，申请号为201810380329.3、专利名称为“乱序执行NVM命令的方法与装置”的中国专利，申请号为201610836531.3、专利名称为“生成NVM芯片接口命令的方法与装置”的中国专利申请中均提供了介质接口控制器的例子。
[0007]NVM芯片包括一个或多个逻辑单元(Logic Unit，LUN)。NVM芯片封装内可包括一个或多个管芯(Die)。典型地，逻辑单元对应于单一的管芯。逻辑单元可包括多个平面(Plane)。逻辑单元内的多个平面可以并行存取，而NVM芯片内的多个逻辑单元可以彼此独立地执行命令和报告状态。在可从
[0008]http://www.micron.com/～/media/Documents/Products/Other％20Documents/ONFI3_0Gold.ashx获得的“Open NAND Flash Interface Specification(Revision3.0)”中，提供了关于目标(target)、逻辑单元、平面(Plane)的含义，其为现有技术的一部分。本申请中，除非另外指出，目标(Target)与逻辑单元(LUN)的使用可互换。
[0009]图2展示了存储设备的控制部件的详细的框图。
[0010]主机以遵循存储协议的IO命令访问存储设备。控制部件根据来自主机的IO命令，生成一个或多个存储命令并提供给介质接口控制器。介质接口控制器根据存储命令生遵循NVM芯片的接口协议的存储介质访问命令(例如，编程命令、读命令、擦除命令)。控制部件还跟踪从一个IO命令生成的所有存储命令都被执行完成，并向主机指示IO命令的处理结果。
[0011]参看图2，控制部件包括例如主机接口、主机命令处理单元、存储命令处理单元、介质接口控制器与存储介质管理单元。主机接口获取主机提供的 IO命令，并生成存储命令提供给存储命令处理单元。存储命令例如访问相同大小的存储空间，例如4KB。将NVM芯片中记录的对应一个存储命令所访问数据的数据单元称为数据帧。物理页记录一个或多个数据帧。例如，物理页的大小17664字节，而数据帧大小为4KB，则一个物理页能存储4个数据帧。
[0012]存储介质管理单元为每个存储命令维护逻辑地址到物理地址的转换。例如，存储介质管理单元包括FTL表。对于读命令，存储介质管理单元输出存储命令所访问的逻辑地址对应的物理地址，对于写命令，存储介质管理单元为其分配可用的物理地址，并记录其访问的逻辑地址与分配的物理地址的映射关系。存储介质管理单元还维护诸如垃圾回收、磨损均衡等管理NVM芯片所需的功能。
[0013]存储命令处理单元根据存储介质管理单元提供的物理地址，操作介质接口控制器向NVM芯片发出存储介质访问命令。为了清楚的目的，将存储命令处理单元发送给介质接口控制器的命令称为介质接口命令，而将介质接口控制器发送给NVM芯片的命令称为存储介质访问命令。存储介质访问命令遵循NVM芯片的接口协议。
[0014]图3展示了控制部件中的介质接口控制器与多个通道。
[0015]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种控制部件，其特征在于，包括至少一个锁相环和多个通道电路，所述多个通道电路用于耦合NVM芯片，每个通道电路与一个锁相环耦合；每个锁相环获取第一时钟信号，所述第一时钟信号为外部输入所述控制部件的时钟信号；每个锁相环根据配置信息，对第一时钟信号进行调整，生成第二时钟信号，所述第一时钟信号的频率与所述第二时钟信号的频率不同；每个锁相环向与自身耦合的通道电路，输出第二时钟信号；其中，多个通道电路接收到至少两种不同频率的时钟信号。2.如权利要求1所述的控制部件，其特征在于，所述多个通道电路包括至少一个第一通道电路和至少一个第二通道电路；其中，每个第一通道电路与输出具有第一频率的第二时钟信号的锁相环耦合，每个第二通道电路与输出具有第二频率的第二时钟信号的锁相环耦合，所述第一频率与所述第二频率不同。3.如权利要求1所述的控制部件，其特征在于，所述多个通道电路包括至少一个第一通道电路和至少一个第三通道电路；其中，每个第一通道电路与输出具有第一频率的第二时钟信号的锁相环耦合；每个第三通道电路与输出具有第二频率的第二时钟信号的锁相环耦合，且每个第三通道电路与输出具有第一频率的第二时钟信号的锁相环耦合；其中，所述第一频率与所述第二频率不同。4.如权利要求1所述的控制部件，其特征在于，所述多个通道电路包括至少一个第一通道电路、至少一个第二通道电路和至少一个第三通道电路；其中，每个第一通道电路与输出具有第一频率的第二时钟信号的锁相环耦合；每个第二通道电路与输出具有第二频率的第二时钟信号的锁相环耦合；每个第三通道电路与输出具有第二频率的第二时钟信号的锁相环耦合，且每个第三通道电路与输出具有第一频率的第二时钟信号的锁相环耦合；其中，所述第一频率与所述第二频率不同。5.如权利要求1
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4中任一项所述的控制部件，其特征在于，所述控制部件还包括多个分频器，...

【专利技术属性】
技术研发人员：朱旭涛，黄好城，王祎磊，
申请(专利权)人：成都忆芯科技有限公司，
类型：新型
国别省市：