一种高速LVDS接口电路及芯片制造技术

本实用新型专利技术公开了一种高速LVDS接口电路及芯片，属于模拟集成电路技术领域。该芯片中的接口电路包括第一电荷泵电路、第二电荷泵电路、四象开关电路和共模反馈电路，此外，该芯片还采用了补偿结构。该电路采用共模反馈电路电路稳定输出共模电压，电荷泵电路在时钟信号跳变沿进行充放电来减小山升/下降时间，通过高频补偿电路来提升高速接口电路的性能。频补偿电路来提升高速接口电路的性能。频补偿电路来提升高速接口电路的性能。

【技术实现步骤摘要】
一种高速LVDS接口电路及芯片


[0001]本技术属于模拟集成电路
，尤其涉及一种高速LVDS接口电路及芯片。

技术介绍

[0002]LVDS(Low
‑
Voltage Differential Signaling，低电压差分信号)接口电路在时钟电路、高速数字信号系统中应用非常广泛。它的具体应用主要体现在以下两个方面：
[0003]第一，高速的模数据转换器需要高速接口芯片输出数据。随着通信系统的工作频率不断提高，带宽不断增加，对接口芯片速度要求也越来越高。同时伴随着数字信号处理技术的不断突破，高速数字系统应运而生。因此设计高速接口电路显得尤其重要。
[0004]第二，在大规模高速数字系统中，需要多种丰富的逻辑电压去实现复杂的功能。寄生电容必然对高速率与高信号质量的接口电路提出了严峻的课题。因此设计一款高速、高质量LVDS接口电路具有重要的意义。

技术实现思路

[0005]有鉴于此，本技术提出一种高速LVDS接口电路及芯片，其利用电荷泵技术与高频补偿技术，可提高接口电路的工作速率。
[0006]为解决上述技术问题，本技术采用的技术方案为：
[0007]一种高速LVDS接口电路，包括第一电荷泵电路、第二电荷泵电路、四象开关电路和共模反馈电路；所述四象开关电路包括第一至第四晶体管M1‑
M4，所述第一电荷泵电路包括第五、第六晶体管M5、M6以及第一电容C1，所述第二电荷泵电路包括第七、第八晶体管M7、M8以及第二电容C2，所述共模反馈电路包括第一电阻R1、第二电阻R2、第三电容C3、运算放大器OPA、第一电流源I1以及第二电流源I2；
[0008]第一电流源I1的一端与电压源连接，另一端与第一、第二、第五、第七晶体管M1、M2、M5、M7的源极连接；第一晶体管M1的漏极与第三晶体管M3的漏极连接，第二晶体管M2的漏极与第四晶体管M4的漏极连接，第一晶体管M1的源极与第二晶体管M2的源极连接，第三晶体管M3的源极与第四晶体管M4的源极连接；第三晶体管M3的栅极连接时钟信号CLK，第四晶体管M4的栅极连接反向时钟信号NCLK；第一、第三晶体管M1、M3漏极之间的节点分别与第一电阻R1和第一电容C1的一端连接，第二、第四晶体管M2、M4漏极之间的节点分别与第二电阻R2和第二电容C2的一端连接；第一电阻R1的另一端和第二电阻R2的另一端均与共模电压V
cm
连接，运算放大器OPA的正向输入端口与共模电压V
cm
连接，负向输入端口与第三电容C3的一端连接，第三电容C3的另一端与运算放大器OPA的输出端连接，并控制第二电流源I2的电流大小；第五、第六晶体管M5、M6的栅极相连并连接时钟信号CLK，第七、第八晶体管M7、M8的栅极相连并连接反向时钟信号；第五、第六晶体管M5、M6的漏极均与第一电容C1的另一端连接，第六晶体管M6的源极接地，第五晶体管M5的栅极与第一晶体管M1的栅极连接；第七、第八晶体管M7、M8的漏极均与第二电容C2的另一端连接，第八晶体管M8的源极接地，第七晶体管M7的栅极与第
二晶体管M2的栅极连接；第一电阻R1的靠近第一电容C1的一端为正向电压输出端口VOUTP，第二电阻R2的靠近第二电容C2的一端为反向电压输出端口VOUTN。
[0009]一种高速LVDS接口芯片，其包括如上所述的高速LVDS接口电路以及封装结构，所述封装结构外设有对应于正向电压输出端口VOUTP的正向电压端口以及对应于反向电压输出端口VOUTN的反向电压端口，正向电压输出端口、正向电压端口之间以及反向电压输出端口、反向电压端口之间均设有调节电感Ind_tune，正向电压端口和反向电压端口外均设有调节电容Ctune，调节电感和调节电容用于对由封装结构所产生的寄生电路进行高频谐振补偿。
[0010]与现有技术相比，本技术的优点为：
[0011]1)传统的预加重技术需要额外一直工作电流源注入电流，来提高接口速率。本技术采用电荷泵技术，只对电容充放电，节约功耗。
[0012]2)传统接口电路采用miller补偿技术，在电流源路径存在电容(实际因为电路共模带宽较低，电流源是一个交流路径)。本技术芯片具有补偿结构，该补偿结构在信号/电流源不存在寄生电容，可提高接口速率。
[0013]3)本技术的补偿结构为Q值补偿电路，可消减高频芯片寄生的影响，保证接口高频性能。
[0014]4)在SMIC180nm工艺下，本技术芯片的工作速率可以提高到2.2GHz。
附图说明
[0015]图1是本技术接口电路的电路原理图。
[0016]图2是LVDS接口寄生电路的电路原理图。
[0017]图3是本技术芯片中补偿结构的电路原理图。
具体实施方式
[0018]下面结合附图和具体实施方式对本技术做进一步详细的说明。
[0019]如图1所示，一种高速LVDS接口电路，包括第一电荷泵电路、第二电荷泵电路、四象开关电路和共模反馈电路；所述四象开关电路包括第一至第四晶体管M1‑
M4，所述第一电荷泵电路包括第五、第六晶体管M5、M6以及第一电容C1，所述第二电荷泵电路包括第七、第八晶体管M7、M8以及第二电容C2，所述共模反馈电路包括第一电阻R1、第二电阻R2、第三电容C3、运算放大器OPA、第一电流源I1以及第二电流源I2；
[0020]第一电流源I1的一端与电压源连接，另一端与第一、第二、第五、第七晶体管M1、M2、M5、M7的源极连接；第一晶体管M1的漏极与第三晶体管M3的漏极连接，第二晶体管M2的漏极与第四晶体管M4的漏极连接，第一晶体管M1的源极与第二晶体管M2的源极连接，第三晶体管M3的源极与第四晶体管M4的源极连接；第三晶体管M3的栅极连接时钟信号CLK，第四晶体管M4的栅极连接反向时钟信号NCLK；第一、第三晶体管M1、M3漏极之间的节点分别与第一电阻R1和第一电容C1的一端连接，第二、第四晶体管M2、M4漏极之间的节点分别与第二电阻R2和第二电容C2的一端连接；第一电阻R1的另一端和第二电阻R2的另一端均与共模电压V
cm
连接，运算放大器OPA的正向输入端口与共模电压V
cm
连接，负向输入端口与第三电容C3的一端连接，第三电容C3的另一端与运算放大器OPA的输出端连接，并控制第二电流源I2的电流大小；第
五、第六晶体管M5、M6的栅极相连并连接时钟信号CLK，第七、第八晶体管M7、M8的栅极相连并连接反向时钟信号；第五、第六晶体管M5、M6的漏极均与第一电容C1的另一端连接，第六晶体管M6的源极接地，第五晶体管M5的栅极与第一晶体管M1的栅极连接；第七、第八晶体管M7、M8的漏极均与第二电容C2的另一端连接，第八晶体管M8的源极接地，第七晶体管M7的栅极与第二晶体管M2的栅极连接；第一电阻R1的靠近第一电容C1的一端为正向电压输出端口VOUTP，第二电阻R2的靠本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速LVDS接口电路，其特征在于，包括第一电荷泵电路、第二电荷泵电路、四象开关电路和共模反馈电路；所述四象开关电路包括第一至第四晶体管(M1‑
M4)，所述第一电荷泵电路包括第五、第六晶体管(M5、M6)以及第一电容(C1)，所述第二电荷泵电路包括第七、第八晶体管(M7、M8)以及第二电容(C2)，所述共模反馈电路包括第一电阻(R1)、第二电阻(R2)、第三电容(C3)、运算放大器(OPA)、第一电流源(I1)以及第二电流源(I2)；第一电流源(I1)的一端与电压源连接，另一端与第一、第二、第五、第七晶体管(M1、M2、M5、M7)的源极连接；第一晶体管(M1)的漏极与第三晶体管(M3)的漏极连接，第二晶体管(M2)的漏极与第四晶体管(M4)的漏极连接，第一晶体管(M1)的源极与第二晶体管(M2)的源极连接，第三晶体管(M3)的源极与第四晶体管(M4)的源极连接；第三晶体管(M3)的栅极连接时钟信号(CLK)，第四晶体管(M4)的栅极连接反向时钟信号(NCLK)；第一、第三晶体管(M1、M3)漏极之间的节点分别与第一电阻(R1)和第一电容(C1)的一端连接，第二、第四晶体管(M2、M4)漏极之间的节点分别与第二电阻(R2)和第二电容(C2)的一端连接；第一电阻(R1)的另一端和第二电阻(R2)的另一端均与共模电压(V
cm
)连接，运算放大器(OPA)的正向输入端口与共模电压(V...

【专利技术属性】
技术研发人员：王尧，杨格亮，吴迪，王楠，刘鹏，孙宇凯，廖春连，
申请(专利权)人：中国电子科技集团公司第五十四研究所，
类型：新型
国别省市：