一种栅源电压保护电路制造技术

本发明专利技术公开了一种栅源电压保护电路，应用于总线驱动器，总线驱动器包括上、下支路开关管，栅源电压保护电路包括第三二极管、齐纳二极管、第二低压PMOS管、第二高压DNMOS管、第三低压NMOS管和第四低压NMOS管；第二低压PMOS管漏极连接第三二极管阳极，第二低压PMOS管源极输入电源电压，第二低压PMOS管栅极连接第二高压DNMOS管栅极；第二高压DNMOS管漏极、第三二极管阴极和齐纳二极管阳极连接在一起后连接至上支路开关管栅极，第二高压DNMOS管漏极源极同时连接第三低压NMOS管漏极和第四低压NMOS管漏极；第三低压NMOS管源极和第四低压NMOS管源极连接在一起后接地；齐纳二极管阴极连接上支路开关管源极。本发明专利技术能防止总线驱动器输出级上支路开关管的栅源击穿。器输出级上支路开关管的栅源击穿。器输出级上支路开关管的栅源击穿。

【技术实现步骤摘要】
一种栅源电压保护电路


[0001]本专利技术涉及总线驱动器
，特别涉及总线驱动器的栅源电压保护。

技术介绍

[0002]总线驱动器是指连接在双向总线设备之间发送和接收信息的接口，RS485和RS232等接口芯片的设计均需遵循相应通讯协议电气特性标准的规定。例如根据485通讯接口标准协议的要求，总线的共模电压VCM范围在
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7V～12V范围，不但有正负方向的电压，且正负方向的电压都比接口芯片总线驱动器常规的最大栅极至源极电压的安全工作电压(通常工艺厂推荐安全工作范围为5V+10％)还要高。如图1所示为总线驱动器的常规电路原理图，图中VCC端口代表电源电压输入端口，VSS端口代表接地端口(在图1中记为GND)，Y/Z端口代表总线端口，Y/Z端口输入上述共模电压VCM，Y/Z端口还输出差分电压，通常设计在上述
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7V～12V共模电压范围内的总线驱动器工作在三种状态：
[0003]当VCM>VCC时，Y/Z端口向上到VCC端口的支路防倒灌，Y/Z端口向下到VSS端口的支路经短路检测后限流；
[0004]当VCM<VSS时，Y/Z端口向下到VSS端口的支路防倒灌，Y/Z端口向上到VCC端口的支路经短路检测后限流；
[0005]当VSS<VCM<VCC时，Y/Z端口上下支路正常导通或关断工作，此时依据RS485标准的要求，驱动器在满载(54Ω)下输出的差分电压需保持在1.5V以上。
[0006]图1中二极管DP和二极管DN均为用于防倒灌的常规二极管，当电源电压VCC由5V降低，如降低至3.3V时，为保证驱动器输出充裕的差分电压，二极管DP和二极管DN可以采用正向导通压降更低的肖特基二极管，或者采用基于逻辑控制其导通和关断状态的MOS管来替代。
[0007]MOS管P1和MOS管N1分别为上下支路的开关管，当Y/Z端口为大于电源电压VCC的高压时，要求开关管P1和N1为高压管，满足漏极高压的需求。由于开关管P1的前级驱动电压来自内部电源，源极会接收来自Y/Z端口的共模电压VCM，这样其栅源压差也会存在高压情况。大多数主流工艺不提供栅源耐压较高的厚栅管，且即便提供厚栅管，一般它的导通阈值也会很高(1.5
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2V)，低电源电压应用时会影响驱动能力，故不宜采用厚栅管。因此如何处理薄栅功率管P1的栅源钳位问题成为总线驱动器的一个设计难点。
[0008]针对总线驱动器开关管栅源电压钳位的处理，一篇公开号为CN107346969A，专利技术名称为《总线驱动器线路驱动器》的中国专利技术专利，公开了一种解决方案，如图2所示，其中MOS管104和124分别对应图1中的上下防倒灌管DP和DN，MOS管102和122则对应图1中的上下开关管，由于全部采用MOS管做防倒灌和开关管，故四个MOS管都需要做栅源耐压钳位，以其P开关管的钳位设计为例，采用电阻112，PMOS管150，防倒灌二极管162和NMOS管160构成。结合逻辑控制，设计当VCM>VCC时，S1点的电平被置高，即150导通且NMOS管160关断，以此来阻断MOS管102的源极高压向栅极走的电流支路，保持MOS管102的栅源压差为0，以此解除MOS管102栅极的击穿风险。但此种方案存在两个问题：
[0009]一是当驱动负载极轻或空载时，受Y/Z端口由键合线引起的寄生电感的影响，端口容性负载上存储的电压无处释放，而导致Y/Z端口的电压比VCC高，此时如果判定VCM>VCC而关断NMOS管160进而关断MOS管102，则会使该负载下输出的差分电压明显下降。故需选择一个合适的比VCC稍微高一点的阈值点去判定后才能确切地去关断NMOS管160，但受外围寄生大小不确定的影响，这个阈值点很难找精准；
[0010]二是如果端口出现瞬态尖峰电压，检测电路无法及时响应，若短时间内NMOS管160仍处于导通的状态，电阻112两端的压差值也会出现瞬间尖峰值，这对于MOS管102的栅源也有很大的击穿风险。

技术实现思路

[0011]有鉴于此，本专利技术要解决的技术问题是提供一种栅源电压保护电路，应用于总线驱动器，有效解决总线端口在高共模电平下驱动器上支路开关管栅源被击穿的风险问题，解决的同时既不影响轻载输出的差分电压值，也无需十分精准的总线端口电压与电源电压比较的阈值做判定，且在总线端口出现瞬态高压时，能保证功率管栅源压差被钳位在安全范围内。
[0012]本专利技术解决上述技术问题的技术方案如下：
[0013]一种栅源电压保护电路，应用于总线驱动器，所述的总线驱动器包括上支路开关管和下支路开关管，其特征在于，所述的栅源电压保护电路包括：第三二极管、齐纳二极管、第二低压PMOS管、第二高压DNMOS管、第三低压NMOS管和第四低压NMOS管；
[0014]所述的第二低压PMOS管的漏极连接所述的第三二极管的阳极，所述的第二低压PMOS管的源极用于输入电源电压，所述的第二低压PMOS管的栅极连接所述的第二高压DNMOS管的栅极；所述的第二高压DNMOS管的漏极、所述的第三二极管的阴极和所述的齐纳二极管的阳极连接在一起后用于连接至所述的上支路开关管的栅极，所述的第二高压DNMOS管的源极同时连接所述的第三低压NMOS管的漏极和所述的第四低压NMOS管的漏极；所述的第三低压NMOS管的源极和所述的第四低压NMOS管的源极连接在一起后用于接地；所述的齐纳二极管的阴极用于连接所述的上支路开关管的源极。
[0015]优选地，所述的第二高压DNMOS管为能承受漏源间高压的薄栅型NMOS器件。
[0016]优选地，所述的第三二极管采用肖特基二极管。
[0017]进一步地，所述的第三低压NMOS管的宽长比大于所述的第四低压NMOS管的宽长比。
[0018]优选地，所述的第三低压NMOS管的宽长比为20um/1um，所述的第四低压NMOS管的宽长比为1um/10um。
[0019]进一步地，还包括多只齐纳二极管，所述的多只齐纳二极管与所述的齐纳二极管串联后连接在所述的上支路开关管的栅极和漏极之间，所述的多只齐纳二极管与所述的齐纳二极管串联连接的方向与所述的上支路开关管的栅极和漏极的耐压程度相适应。
[0020]术语含义：
[0021]上支路：总线驱动器中Y/Z端口向上到VCC端口的支路；
[0022]下支路：总线驱动器中Y/Z端口向下到VSS端口的支路。
[0023]本专利技术所提方案综合工作原理，解决了现有技术中的不足，其有益效果为通过在
驱动级PMOS开关管栅源间的齐纳二极管结合逻辑控制驱动前级下支路上设计的低压NMOS管，实现有效的功率管栅源钳位，解除了稳态和瞬态下的栅源击穿风险，具体如下：
[0024]1)通过逻辑控制第三低压NMOS管303的导通和关断结合常通的第四低压NMOS管304，使驱动正常工作时，较大尺寸的低压NMOS管303工作在线性区导通，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅源电压保护电路，应用于总线驱动器，所述的总线驱动器包括上支路开关管(201)和下支路开关管(301)，其特征在于，所述的栅源电压保护电路包括：第三二极管(103)、齐纳二极管(104)、第二低压PMOS管(202)、第二高压DNMOS管(302)、第三低压NMOS管(303)和第四低压NMOS管(304)；所述的第二低压PMOS管(202)的漏极连接所述的第三二极管(103)的阳极，所述的第二低压PMOS管(202)的源极用于输入电源电压，所述的第二低压PMOS管(202)的栅极连接所述的第二高压DNMOS管(302)的栅极；所述的第二高压DNMOS管(302)的漏极、所述的第三二极管(103)的阴极和所述的齐纳二极管(104)的阳极连接在一起后用于连接至所述的上支路开关管(201)的栅极，所述的第二高压DNMOS管(302)的源极同时连接所述的第三低压NMOS管(303)的漏极和所述的第四低压NMOS管(304)的漏极；所述的第三低压NMOS管(303)的源极和所述的第四低压NMOS管(304)的源极连接在一起后用于接地；所...

【专利技术属性】
技术研发人员：ꢀ五一IntClH零二H九零四，
申请(专利权)人：深圳南云微电子有限公司，
类型：发明
国别省市：