一种带快速放电功能的电源开关电路制造技术

本实用新型专利技术实施例提供一种带快速放电功能的电源开关电路，包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路；所述第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；所述第一逻辑反相电路的输出端与所述第二逻辑反相电路的输入端连接，所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接；所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载；本实施例可以在电源开关电路中融合快速放电功能。速放电功能。速放电功能。

【技术实现步骤摘要】
一种带快速放电功能的电源开关电路


[0001]本技术涉及电路保护领域，尤其涉及一种带快速放电功能的电源开关电路。

技术介绍

[0002]通讯模块，功放等负载在使用时，需要的电流值是变化的，需要在芯片的电源输入端增加大容量的电容，来维持电流突变时电压的稳定。
[0003]带有大电容的电路会带来另外一个问题：在电源掉电的时候，由于电容上的余电无法快速的释放，造成电源跌落很慢，有的需要十几秒才能跌落到低值。如果电源掉电再快速上电，很可能就会造成负载还没有掉电复位，就被上电，造成电路工作异常。

技术实现思路

[0004]本技术的目的在于提供一种带快速放电功能的电源开关电路，以在电源开关电路中融合快速放电功能。
[0005]为了实现上述目的，本技术采用以下技术方案：
[0006]一种带快速放电功能的电源开关电路，包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路；
[0007]所述第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；
[0008]所述第一逻辑反相电路的输出端与所述第二逻辑反相电路的输入端连接，所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接；
[0009]所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载；
[0010]在所述第一逻辑反相电路输入低电平输出高电平时，所述第二逻辑反相电路输出低电平，所述NMOS晶体管Q4导通，所述NMOS晶体管Q3截止，所述负载与所述供电电源断开连接，并通过所述放电电路放电。
[0011]可选的，在所述第一逻辑反相电路输入高电平输出低电平时，所述第二逻辑反相电路输出高电平，所述NMOS晶体管Q3导通，所述NMOS晶体管Q4截止，所述供电电源为所述负载供电。
[0012]可选的，所述第一逻辑反相电路包括电阻R2和三极管Q1，所述第二逻辑反相电路包括电阻R1和三极管Q2；
[0013]所述电阻R2的一端与高电平电源连接，另一端与所述三极管Q1的集电极连接，所述三极管Q1的发射极接地；
[0014]所述电阻R1的一端与所述高电平电源连接，另一端与所述三极管Q2的集电极连接，所述三极管Q2的发射极接地。
[0015]可选的，所述三极管Q1的基极用于输入电源开关控制信号，所述三极管Q1的集电极与所述三极管的Q2的基极连接。
[0016]可选的，所述三极管Q1的集电极和所述三极管Q2的基极均与NMOS晶体管Q4的栅极
连接。
[0017]可选的，所述三极管Q2的集电极与所述NMOS晶体管Q3的栅极连接。
[0018]可选的，所述高电平电源通过所述电阻R1连接所述NMOS晶体管Q3的栅极。
[0019]可选的，所述高电平电源电压大于所述供电电源电压与所述NMOS晶体管的导通电压之和。
[0020]可选的，所述三极管Q1和三极管Q2为NPN型；
[0021]所述放电电路包括接地电阻R3。
[0022]本技术提供了一种带快速放电功能的电源开关电路，在电源开关电路中融合快速放电功能，在所述第一逻辑反相电路输入低电平输出高电平时，所述第二逻辑反相电路输出低电平，所述NMOS晶体管Q4导通，所述NMOS晶体管Q3截止，进而负载与所述供电电源断开连接，并通过所述放电电路放电。也就是，通过第一逻辑反相电路输入低电平，实现供电电源的关断，同时负载通过放电电路进行放电，实现负载余电的尽快释放，尽快复位；同时，由于供电电源的关断，提高了电路的安全性。
附图说明
[0023]为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1是本技术实施例提供的一种带快速放电功能的电源开关电路的电路图；
[0025]图2是本技术实施例提供的另一种带快速放电功能的电源开关电路的电路图。
具体实施方式
[0026]为使本技术的目的、技术方案和优点更加清楚，下面将对本技术的技术方案进行清楚、完整的描述。显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本技术所保护的范围。
[0027]在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0028]在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
[0029]图1是本技术实施例提供的一种带快速放电功能的电源开关电路的电路图，
包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路。
[0030]逻辑反相电路用于将输入电平反相，也就是输入高电平输出低电平，或者，输入低电平输出高电平。本实施例对逻辑反相电路的结构不作限定。
[0031]本实施例包括2个逻辑反相电路，分别为第一逻辑反相电路和第二逻辑反相电路。第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；同时也与所述第二逻辑反相电路的输入端连接。所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接。
[0032]所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载。放电电路用于对负载进行放电，可以包括任一耗电元件。本实施例对放电电路的结构不作限定。
[0033]第一/第二逻辑反相电路的输入端用于输入电源开关控制信号(包括高电平和低电平)。一种情况下，在第一逻辑反相电路的输入端输入低电平，通过第一逻辑反相电路的反相作用，将会输出高电平。由于第一逻辑反相电路的输出端也与第二逻辑反相电路的输入端连接，因而，第二逻辑反相电路输出低电平。NMOS晶体管Q4的栅极在高电平作用下，栅极与源极之间的电压大于导通电压，进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带快速放电功能的电源开关电路，其特征在于，包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路；所述第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；所述第一逻辑反相电路的输出端与所述第二逻辑反相电路的输入端连接，所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接；所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载；在所述第一逻辑反相电路输入低电平输出高电平时，所述第二逻辑反相电路输出低电平，所述NMOS晶体管Q4导通，所述NMOS晶体管Q3截止，所述负载与所述供电电源断开连接，并通过所述放电电路放电。2.根据权利要求1所述的带快速放电功能的电源开关电路，其特征在于，在所述第一逻辑反相电路输入高电平输出低电平时，所述第二逻辑反相电路输出高电平，所述NMOS晶体管Q3导通，所述NMOS晶体管Q4截止，所述供电电源为所述负载供电。3.根据权利要求1所述的带快速放电功能的电源开关电路，其特征在于，所述第一逻辑反相电路包括电阻R2和三极管Q1，所述第二逻辑反相电路包括电阻R1和三极管Q2；所述电阻R...

【专利技术属性】
技术研发人员：马驰，
申请(专利权)人：上海博泰悦臻电子设备制造有限公司，
类型：新型
国别省市：