一种四通道时间交织结构的ADC及其工作原理制造技术

本发明专利技术公开了一种四通道时间交织结构的ADC及其工作原理，包括动态输入单元、时钟单元、ADC单元和输出单元，所述动态输入单元、时钟单元、ADC单元和输出单元之间两两相连，所述动态输入单元包括输入信号、时钟信号、第一D触发器、第二D触发器、鉴相器、动态输入驱动器、延时模块和第三D触发器，所述第一D触发器、第二D触发器和鉴相器依次连接，所述输入信号与动态输入驱动器连接，所述时钟信号分别与第一D触发器、动态输入驱动器、延时模块、输出单元连接，所述动态输入驱动器与ADC单元连接，所述第三D触发器与时钟单元连接。本发明专利技术能够在保证较低功耗的前提下，极大的提升了整体ADC的采样率。本发明专利技术可广泛应用于高速数模混合集成电路领域。路领域。路领域。

【技术实现步骤摘要】
一种四通道时间交织结构的ADC及其工作原理


[0001]本专利技术涉及高速数模混合集成电路领域，尤其涉及一种四通道时间交织结构的ADC及其工作原理。

技术介绍

[0002]随着5G时代的到来，人们对通讯速度的要求越来越高，同样，对ADC性能的要求也是日愈剧增。人们要求ADC同时具有更快的采样率、更高的精度、更宽的输入范围，这对传统结构的ADC而言无疑是一项非常严峻的考验。随着集成电路工艺的发展，各种单一架构ADC之间的差异分化得更为明显，它们的优势更加突出，但劣势也更加明显。快闪模数转换器只能用于低精度领域，SAR ADC的采样率较低。

技术实现思路

[0003]为了解决上述技术问题，本专利技术的目的是提供一种四通道时间交织结构的ADC及其工作原理，将各种单一架构的优势结合在一起，实现一种全方位综合性能都优秀的ADC。
[0004]本专利技术所采用的第一技术方案是：一种四通道时间交织结构的ADC，包括动态输入单元、时钟单元、ADC单元和输出单元，所述动态输入单元、时钟单元、ADC单元和输出单元之间两两相连，所述动态输入单元包括输入信号、时钟信号、第一D触发器、第二D触发器、鉴相器、动态输入驱动器、延时模块和第三D触发器，所述第一D触发器、第二D触发器和鉴相器依次连接，所述输入信号与动态输入驱动器连接，所述时钟信号分别与第一D触发器、动态输入驱动器、延时模块、输出单元连接，所述动态输入驱动器与ADC单元连接，所述第三D触发器与时钟单元连接。
[0005]进一步，所述时钟单元包括时钟产生电路和时钟校准电路，所述时钟产生电路分别与时钟校准电路、第三D触发器、输出单元连接。
[0006]进一步，所述ADC单元包括第一子ADC、第二子ADC、第三子ADC和第四子ADC，四个子ADC均为混合了FLASH、PIPELINE、SAR三种结构的子ADC。
[0007]进一步，所述输出单元包括多路复用器、并转串电路和CML输出驱动器，所述多路复用复用器、并转串电路和CML输出驱动器依次连接，所述时钟产生电路、第一子ADC、第二子ADC、第三子ADC和第四子ADC分别与多路复用器连接，所述并转串电路还与时钟信号连接。
[0008]进一步，所述动态输入驱动器包括单转差电路和单位增益负反馈放大器，所述单转差电路与单位增益负反馈放大器连接，所述单转差电路还与第一D触发器连接，所述单位增益负反馈放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电阻、第二电阻、第三电阻和第四电阻，所述第一晶体管的源极与第二晶体管的源极连接，所述第一晶体管得到栅极、第一电阻的第一端、第二电阻的第一端和第七晶体管的栅极相连，所述第一晶体管的漏极和第三晶体管的源极相连，所述第二晶体管的栅极、第三电阻的第一端、第四电阻的第二端和第八晶体管的栅极相
连，所述第三晶体管的栅极与第四晶体管的栅极连接，所述第三晶体管的漏极、第二电阻的第二端和第五晶体管的漏极相连，所述第四晶体管的漏极、第四电阻的第二端和第六晶体管的漏极相连，所述第五晶体管的栅极与第六晶体管的栅极连接，所述第五晶体管的源极与第七晶体管的漏极连接，所述第六晶体管的源极与第八晶体管的漏极连接，所述第七晶体管的源极和第八晶体管的源极连接。
[0009]进一步，所述时钟校准电路包括差分校准电路、正交校准电路和输出驱动电路，所述正交校准电路包括第五电阻、第六电阻、第九晶体管、第十晶体管、第一电容、第二电容、第十一晶体管、第七电阻、第八电阻、第三电容、第四电容、第九电阻、第十电阻、第十一电阻、第十二电阻、第十二晶体管、第十三晶体管和第十四晶体管，所述第五电阻的第一端与第六电阻的第一端连接，所述第五电阻的第二端、第九晶体管的漏极、第三电容的第一端和第九电阻的第一端相连，所述第六电阻的第二端、第十晶体管的漏极、第四电容的第一端和第十电阻的第一端相连，所述第九晶体管的源极、第十晶体管的源极和第十一晶体管的漏极相连，所述第九晶体管的栅极、第一电容的第一端和第七电阻的第一端相连，所述第十晶体管的栅极、第二电容的第一端和第八电阻的第一端相连，所述第七电阻的第二端、第十二电阻的第一端和第十三晶体管的漏极相连，所述第八电阻的第二端、第十一电阻的第一端和第十二晶体管的漏极相连，所述第十一电阻的第二端与第十二电阻的第二端相连，所述第九电阻的第二端与第十二晶体管的栅极连接，所述第十电阻的第二端与第十三晶体管的栅极连接，所述第十二晶体管的源极、第十三晶体管的源极和第十四晶体管的漏极相连。
[0010]进一步，所述并转串电路采用六个二选一MUX。
[0011]进一步，所述一种四通道时间交织结构的ADC的工作原理，包括：
[0012]将输入的(f0)Hz时钟信号分成三路，其中第一路时钟信号分配给动态输入驱动，第二路时钟信号分配给并转串电路，第三路时钟信号分配给延时模块；
[0013]第三路时钟信号通过延时模块，将采样信号下降沿与动态b输入buffer的下降沿对准，再经过第三D触发器分频为(f0/2)Hz的时钟输入给时钟产生电路；
[0014]时钟产生电路产生频率为(f0/4)Hz、相位相互相差约90度的四路采样时钟给时钟校准电路；
[0015]产生频率为(f0/4)Hz、占空比为1/4、相位相互相差90度的四路选通信号给多路复用器；
[0016]四路采样时钟经过时钟校准电路后，输出精准相位差的采样控制信号给四个子ADC；
[0017]四个子ADC转换出四路(f0/4)bps相位相互正交的码字结果，由多路复用器整合成一路(f0)bps的数据，得到整合数据；
[0018]将整合数据通过并转串电路，将相邻的两位字码串行并通过CML输出驱动器驱动片外负载，得到以(2*f0)bps的数据率输出码字。
[0019]进一步，还包括：
[0020]第一路时钟信号经过单转差电路，得到差分信号；
[0021]将差分信号的其中一路经过第一D触发器和第二D触发器，分频为(f0/4)Hz信号，得到分频后信号；
[0022]将分频后信号与第一子ADC的采样控制信号输入给鉴相器；
[0023]基于鉴相器判断两个信号相位差是否90
°
，并根据判断结果输出特定值电压。
[0024]本专利技术方法及系统的有益效果是：本专利技术提出了一种混合架构的SARADC，加以4
×
时间交织结构，将FLASH、PIPELINE、SAR、时间交织这四种结构的优势全部提炼，首先使用了三个比较器设计的FLASH和SAR结构结合的ADC，再用三个这种ADC组合成流水线式的工作过程，并且使用采样开关传递余量来避免余量放大器带来的种种困难，在保证较低功耗的前提下，极大的提升了整体ADC的采样率。
附图说明
[0025]图1是本专利技术一种四通道时间交织结构的ADC的结构示意图；
[0026]图2是本专利技术具体实施例子ADC的结构示意图；
[0027]图3是本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种四通道时间交织结构的ADC，其特征在于，包括动态输入单元、时钟单元、ADC单元和输出单元，所述动态输入单元、时钟单元、ADC单元和输出单元之间两两相连，所述动态输入单元包括输入信号、时钟信号、第一D触发器、第二D触发器、鉴相器、动态输入驱动器、延时模块和第三D触发器，所述第一D触发器、第二D触发器和鉴相器依次连接，所述输入信号与动态输入驱动器连接，所述时钟信号分别与第一D触发器、动态输入驱动器、延时模块、输出单元连接，所述动态输入驱动器与ADC单元连接，所述第三D触发器与时钟单元连接。2.根据权利要求1所述一种四通道时间交织结构的ADC，其特征在于，所述时钟单元包括时钟产生电路和时钟校准电路，所述时钟产生电路分别与时钟校准电路、第三D触发器、输出单元连接。3.根据权利要求1所述一种四通道时间交织结构的ADC，其特征在于，所述ADC单元包括第一子ADC、第二子ADC、第三子ADC和第四子ADC，四个子ADC均为混合了FLASH、PIPELINE、SAR三种结构的子ADC。4.根据权利要求3所述一种四通道时间交织结构的ADC，其特征在于，所述输出单元包括多路复用器、并转串电路和CML输出驱动器，所述多路复用复用器、并转串电路和CML输出驱动器依次连接，所述时钟产生电路、第一子ADC、第二子ADC、第三子ADC和第四子ADC分别与多路复用器连接，所述并转串电路还与时钟信号连接。5.根据权利要求4所述一种四通道时间交织结构的ADC，其特征在于，所述动态输入驱动器包括单转差电路和单位增益负反馈放大器，所述单转差电路与单位增益负反馈放大器连接，所述单转差电路还与第一D触发器连接，所述单位增益负反馈放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电阻、第二电阻、第三电阻和第四电阻，所述第一晶体管的源极与第二晶体管的源极连接，所述第一晶体管得到栅极、第一电阻的第一端、第二电阻的第一端和第七晶体管的栅极相连，所述第一晶体管的漏极和第三晶体管的源极相连，所述第二晶体管的栅极、第三电阻的第一端、第四电阻的第二端和第八晶体管的栅极相连，所述第三晶体管的栅极与第四晶体管的栅极连接，所述第三晶体管的漏极、第二电阻的第二端和第五晶体管的漏极相连，所述第四晶体管的漏极、第四电阻的第二端和第六晶体管的漏极相连，所述第五晶体管的栅极与第六晶体管的栅极连接，所述第五晶体管的源极与第七晶体管的漏极连接，所述第六晶体管的源极与第八晶体管的漏极连接，所述第七晶体管的源极和第八晶体管的源极连接。6.根据权利要求5所述一种四通道时间交织结构的ADC，其特征在于，所述时钟校准电路包括差分校准电路、正交校准电路和输出驱动电路，所述正交校准电路包括第五...

【专利技术属性】
技术研发人员：孟祥雨，孔维昊，
申请(专利权)人：中山大学，
类型：发明
国别省市：