一种基于寄存器灵活时序库的电路时序优化方法技术

本发明专利技术公开了一种基于寄存器灵活时序库的电路时序优化方法，首先通过在多组输入信号转换时间、时钟信号转换时间和寄存器负载电容情况下分别对寄存器仿真，通过改变寄存器的建立松弛和保持松弛，获得此时对应的实际传播延时，并通过线性插值获得特定的输入信号转换时间、时钟信号转换时间、寄存器负载电容、建立松弛和保持松弛下寄存器实际传播延时，从而建立寄存器灵活时序库；然后利用该库对电路中的所有寄存器路径进行静态时序分析，通过改变寄存器的建立松弛和保持松弛，找到满足建立时间余量和保持时间余量均大于零条件的最小时钟周期，从而在不改变电路设计、不增加电路面积开销的情况下提高电路性能。销的情况下提高电路性能。销的情况下提高电路性能。

【技术实现步骤摘要】
一种基于寄存器灵活时序库的电路时序优化方法


[0001]本专利技术涉及一种数字集成电路时序优化方法，属于EDA


技术介绍

[0002]静态时序分析是数字集成电路电路中验证电路时序约束是否满足的重要步骤。当采用传统的寄存器时序库进行静态时序分析时，寄存器的传播延时被认为与建立时间(时钟信号跳变前输入数据需保持稳定的最短时间)和保持时间(时钟信号跳变后输入数据需保持稳定的最短时间)无关，三者由寄存器的输入信号转换时间、时钟信号转换时间和寄存器负载电容唯一决定。然而，实际情况下对于特定的输入信号转换时间、时钟信号转换时间和寄存器负载电容，寄存器的传播延时与建立松弛(时钟信号跳变前输入数据实际保持稳定的时间)和保持松弛(时钟信号跳变后输入数据实际保持稳定的时间)有关。考虑三者相关性建立寄存器时序库被称为寄存器灵活时序库，在该库中，当建立松弛和保持松弛改变时，寄存器实际传播延时随之发生变化。
[0003]当采用传统寄存器时序库对数字集成电路进行静态时序分析时，即认为寄存器的传播延时与建立时间和保持时间无关时，由传统的寄存器时序库中的建立时间、保持时间和传播延时决定了电路中所有寄存器路径是否满足建立时间检查和保持时间检查。在满足所有寄存器路径的建立时间检查条件下，确定电路时序正确所需的最小时钟周期。如果该最小时钟周期(对应最高工作频率)不满足设计要求，则需对电路进行优化，付出额外的设计迭代时间及电路面积开销。

技术实现思路

[0004]专利技术目的：针对上述现有技术，提出一种基于寄存器灵活时序库的电路时序优化方法，采用更小的时钟周期满足建立时间和保持时间检查，在不改变电路设计、不增加电路面积开销的情况下提高电路性能。
[0005]技术方案：一种基于寄存器灵活时序库的电路时序优化方法，所述寄存器的建立时间T
setup
、保持时间T
hold
和传播延时T
cq
分别指的是寄存器传统时序库中在特定的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
组合下时钟信号跳变前输入数据需保持稳定的最短时间、时钟信号跳变后输入数据需保持稳定的最短时间以及从时钟信号跳变到输出数据的时间间隔；
[0006]所述寄存器的建立松弛保持松弛和实际传播延时分别指的是在特定的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
组合下时钟信号跳变前输入数据实际保持稳定的时间、时钟信号跳变后输入数据实际保持稳定的时间以及在特定建立松弛和保持松弛情况下，从时钟信号跳变到输出数据的时间间隔；
[0007]所述寄存器灵活时序库指的是在特定的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
组合下，对应的多种不同的建立松弛保持松弛和实际传
播延时组合；
[0008]所述寄存器路径指的是电路中以寄存器为起点和终点的数据路径，其中起点寄存器记为FF
i
，终点寄存器记为FF
j
，i和j分别是起点寄存器和终点寄存器的编号，1≤i,j≤N
FF
，N
FF
是电路中寄存器的个数；
[0009]对于起点寄存器FF
i
和终点寄存器FF
j
间的寄存器路径，基于寄存器传统时序库的建立时间余量和保持时间余量分别如下(1)和所示：
[0010][0011][0012]其中，T表示时钟周期，和分别表示时钟信号到达起点寄存器FF
i
和终点寄存器FF
j
的时间，和分别表示起点寄存器FF
i
和终点寄存器FF
j
之间所有寄存器路径中数据路径的最大延时和最小延时，和分别表示终点寄存器FF
j
的建立时间和保持时间，表示起点寄存器FF
i
的传播延时；
[0013]对于起点寄存器FF
i
和终点寄存器FF
j
间的寄存器路径，基于寄存器灵活时序库的建立时间余量和保持时间余量分别如下(3)和所示：
[0014][0015][0016]其中，和分别表示终点寄存器FF
j
的建立松弛和保持松弛，表示起点寄存器FF
i
的实际传播延时，随该寄存器的建立松弛和保持松弛变化；
[0017]所述方法包括：
[0018]S1：对于电路中的所有寄存器，确定其输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
的范围，在该范围内选择多组输入信号转换时间、时钟信号转换时间和寄存器负载电容组合，仿真获得所有有效的建立松弛和保持松弛对，及对应的实际传播延时；
[0019]S2：对于电路中所有寄存器路径，根据每个起点寄存器和终点寄存器的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
，改变起点寄存器和终点寄存器的建立松弛和保持松弛，在满足每条寄存器路径基于寄存器灵活时序库的建立时间余量和保持时间余量都大于零的情况下，使得时钟周期最小。
[0020]有益效果：本专利技术的一种基于寄存器灵活时序库的电路时序优化方法，首先本专利技术为表征寄存器建立松弛、保持松弛和实际传播延时之间的相关性，在改变寄存器建立松弛和保持松弛仿真获得对应的实际传播延时的基础上，通过线性插值的方法获得不同建立松弛和保持松弛时的实际传播延时，和传统寄存器时序库相比，通过表征三者之间的相关性能够更全面反映寄存器时序特征，为时序优化提供依据。其次，本专利技术利用建立松弛、保持松弛和实际传播延时之间的相关性，对电路中的寄存器路径进行静态时序分析，与基于
传统寄存器时序库的静态时序分析方法相比，本专利技术能够充分利用相邻寄存器路径的建立时间余量和保持时间余量，在满足所有寄存器路径的建立时间余量和保持时间余量都大于零的前提下，将时钟周期降低至最小，从而提高电路性能。
附图说明
[0021]图1为寄存器建立时间、保持时间、建立松弛、保持松弛、传播延时示意图；
[0022]图2为寄存器建立松弛(setup slack)、保持松弛(hold slack)和实际传播延时(clock
‑
to
‑
q delay)之间的相关性示意图；
[0023]图3为相邻寄存器路径示意图。
具体实施方式
[0024]下面结合附图对本专利技术做更进一步的解释。
[0025]一种基于寄存器灵活时序库的电路时序优化方法，其中，寄存器的建立时间T
setup
、保持时间T
hold
和传播延时T...

【技术保护点】

【技术特征摘要】
1.一种基于寄存器灵活时序库的电路时序优化方法，其特征在于，所述寄存器的建立时间T
setup
、保持时间T
hold
和传播延时T
cq
分别指的是寄存器传统时序库中在特定的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
组合下时钟信号跳变前输入数据需保持稳定的最短时间、时钟信号跳变后输入数据需保持稳定的最短时间以及从时钟信号跳变到输出数据的时间间隔；所述寄存器的建立松弛保持松弛和实际传播延时分别指的是在特定的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
组合下时钟信号跳变前输入数据实际保持稳定的时间、时钟信号跳变后输入数据实际保持稳定的时间以及在特定建立松弛和保持松弛情况下，从时钟信号跳变到输出数据的时间间隔；所述寄存器灵活时序库指的是在特定的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
组合下，对应的多种不同的建立松弛保持松弛和实际传播延时组合；所述寄存器路径指的是电路中以寄存器为起点和终点的数据路径，其中起点寄存器记为FF
i
，终点寄存器记为FF
j
，i和j分别是起点寄存器和终点寄存器的编号，1≤i,j≤N
FF
，N
FF
是电路中寄存器的个数；对于起点寄存器FF
i
和终点寄存器FF
j
间的寄存器路径，基于寄存器传统时序库的建立时间余量和保持时间余量分别如下(1)和所示：分别如下(1)和所示：其中，T表示时钟周期，和分别表示时钟信号到达起点寄存器FF
i
和终点寄存器FF
j
的时间，和分别表示起点寄存器FF
i
和终点寄存器FF
j
之间所有寄存器路径中数据路径的最大延时和最小延时，和分别表示终点寄存器FF
j
的建立时间和保持时间，表示起点寄存器FF
i
的传播延时；对于起点寄存器FF
i
和终点寄存器FF
j
间的寄存器路径，基于寄存器灵活时序库的建立时间余量和保持时间余量分别如下(3)和所示：分别如下(3)和所示：其中，和分别表示终点寄存器FF
j
的建立松弛和保持松弛，表示起点寄存器FF
i
的实际传播延时，随该寄存器的建立松弛和保持松弛变化；所述方法包括：S1：对于电路中的所有寄存器，确定其输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
的范围，在该范围内选择多组输入信号转换时间、时钟信号转换时间和
寄存器负载电容组合，仿真获得所有有效的建立松弛和保持松弛对，及对应的实际传播延时；S2：对于电路中所有寄存器路径，根据每个起点寄存器和终点寄存器的输入信号转换时间S
data
、时钟信号转换时间S
ck
和寄存器负载电容C
L
，改变起点寄存器和终点寄存器的建立松弛和保持松弛，在满足每条寄存器路径基于寄存器灵活时序库的建立时间余量和保持时间余量都大于零的情况下，使得时钟周期最小。2.根据权利要求1所述的基于寄存器灵活时序库的电路时序优化方法，其特征在于，所述步骤S1中，对于寄存器传统时序库中每种输入信号转换时间、时钟信号转换时间和寄存器负载电容组合，确定建立松弛与保持松弛的有效范围为具体方法为：首先将建立松弛与保持松弛取足够大值进行仿真获得对应的实际传播延时所述足够大值指的是当继续增加或增加时不再减小；然后保持不变减小仿真，直至开始增加，此时对应的为保持不变减小仿真，直至开始增加，此时对应的为然后保持不变继续减小仿真，继续增加直至仿真失败，即寄存器时钟信号跳变时无法得到输出数据，此时对应的为保持不变继续减小仿真，继续增加直至仿真失败，此时对应的为3.根据权利要求2所述的基于寄存器灵活时序库的电路时序优化方法，其特征在于，所述步骤S1中，对于寄存器传统时序库中每种输入信号转换时间、时钟信号转换时间和寄存器负载电容组合，在与的有效范围进行仿真获得所有有效的和组合下对应的具体方法为：首先以T
step
为间隔在与的有效范围中选择仿真点，其中的仿真点有N
setup
个，分别为其中0≤n
setup
≤N
setup
‑
1，n
setup
为的第n个仿真点，N
setup
是满足的最大正整数，的仿真点有N<...

【专利技术属性】
技术研发人员：曹鹏，王家豪，姜海洋，
申请(专利权)人：东南大学—无锡集成电路技术研究所，
类型：发明
国别省市：