双倍数据率接口制造技术

本发明专利技术涉及双倍数据率接口和方法，所述接口和方法用于处理器和随机存取存储器之间，所述接口和方法包括：包括用于在来自随机存取存储器的数据选通信号中产生延迟的装置，所述延迟线配置用于使得数据选通信号中的延迟等于建立时间和数据总线上升时间之和。所述接口包括：包括延迟锁相环的延迟线，所述延迟锁相环还包括环形振荡器。所述环形振荡器包括缓冲器和微调延迟。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及双倍数据率(DDR)同步动态随机存取存储器 (SDRAM)，并且具体地涉及接口时序系统，以及这里使用的延迟锁相环。
技术介绍
众所周知，SDRAM使用方波时钟信号来传输数据。类似大多数 同步电路，传统SDRAM结构在时钟从低到高转换时执行数据传输， 而忽略相反的从高到低转换。另一方面，DDR-SDRAM同时在从低到 高和从高到低转换时操作，由此对特定的时钟速率加倍了传输速率， 或者在另一方面，将对于给定的数据传输速率需要的时钟速率减半。图la示出了 DDR传输中采用的接口的主要元件，而图lb示出 了用于这种传输的典型时序图。从处理器向DDR存储器发送时钟信 号CLK。 DDR存储器利用这个信号产生读周期命令。在读周期， DDR存储器产生读数据有效信号DQS，它是与数据信号(DQ)并行 移动的双向数据选通(strobe)，使得DDR存储器能够使用DQS作为 基准信号以读取和接收相应的DQ。典型地，DQS和DQ将具有相同的物理特性，使得在数据从DDR SDRAM向处理器(反之依然)传输期间，在DQS和DQ之间没有歪 斜(skew)。在从低到高转换，或者在DQS的上升沿时，将DATAO值提供给 处理器输入。替代地，当在从高到低转换或在DQS的下降沿时，将 DATA1值提供给处理器。如图lb所示，在能够认为读传输DQ 有效之前，需要有效数据选通前同步信号，而需要数据选通后同步信 号以终止这个过程。前同步信号(preamble)相定义了在数据传输发 生之前的稳定的逻辑状态，而需要后同步信号(postamble)禁用DQS逻4辑，以避免在完成读操作后接收任何另外的数据。于是，处理器必须在有效的DQS之后的一段时间锁存接收到的数据，以便符合内部锁存器的建立(SET-UP)和保持(HOLD)时间限 制，而同时也符合与数据线相关的上升和下降时间。JEDEC固态技术协会DDR存储器规范指出用于DATAO传送相和 DATA1传送相的时序应当相等。脉冲波形的高时间(即符号 (mark))和低时间(即间隔(space))组合以定义符号间隔比 (mark space ratio),对DDR规范，该符号间隔比通常为50:50或1 。作 为这种值为l的符号间隔比的结果，锁存信号或用于读数据锁存的 时刻理想地应该出现在DQS的中点，使得取得最长的建立和保持周期。延迟锁相环(DLL)布置决定了用于DATAO和DATAl阶段的锁存 信号，并且引入了与基准时钟信号固定的90。和270。相延迟的延迟时 间。艮卩，DLL用于产生一系列四个延迟，它们相加等于基准时钟信号 的一个周期。以这种方式，每个延迟是基准时钟信号总周期的四分之 一。例如使用频率为250MHz的基准时钟信号意味着4.0ns的总周期和 四个延迟中的每个1.0ns的延迟。对于位于一个读周期中DQS周期的中点处的锁存信号，具有 相等的符号间隔比，于是将DQS的正或上升沿延迟它的周期的四分之 一，即90。的相，将导致DATAO相的优化时序。类似地，对于DATA1 相，将DQS的上升沿延迟它的周期的四分之三，即270。的相将导致 DATA1相的优化时序。图2a示出了基于相对于时钟信号的90。和270。 的DQS延迟的DDR 读，而图2b示出了用于90。和270。延迟锁存信号的理想数据-时序图。然而，当来自DDR存储器的数据相不表现出50:50的时间关系或符 号间隔比时，以上的布置可能会出现问题。这可能内部地出现到DDR 存储器，图3a和3b示出了表示这个问题的时序图。根据图3a，锁存信 号的时序使用时钟周期的正常部分相对于DQS的上升沿导出。90。的延 迟锁存信号发生在DQ信号的区域内，该DQ信号已经上升到它的最大 值，使得锁存发生在DATA1相的安全区域。然而，作为符号间隔比不 是1或50:50的结果，270。延迟锁存信号不发生在DQ信号的最大值，使得 它违反了用于较短D ATA 0相的保持时间。图3b示出了相反的情况，其中锁存信号出现在用于DATAO相的安全 区域内，但是违反了用于更短DATA1相的建立时间。在图4a和4b中示出了试图解决这个问题的方法，该方法使用例如通 过反相的90。输出的读时序。图4a中示出的图改善了符号间隔比大于 50%处的建立时序，然而，存在更大的保持时间错误的风险。符号间隔 比小于50%的情况没有改善，但是也具有保持时间错误的风险。数据通过在锁存器中锁存数据值输入处理器。建立是在用于存储 数据的命令到来之前(即，数据选通信号DQS的沿)，需要数据变稳定 的时间和命令信号沿之后需要数据变稳定的时间。建立时间的绝对值 是需要输入数据的锁存器的响应时间的函数，因此，是专用集成电路 技术和锁存器设计的函数。以上讨论的时序延迟问题对于高速DDR接口是普遍的，并且有各 种来源，比如存储器芯片不符合JEDEC规范，或者通过由其上安装有 存储器芯片的印刷电路板引入的时序延迟。而且，应该认识到，时序 延迟的问题将随着时钟频率的增长而增长。专利技术目的本专利技术试图提供一种用于处理器和随机存取存储器的DDR接口 和方法，该接口和方法具有优于这些已知的系统和方法的益处。本专利技术还试图提供一种具有特定益处的结构，在与这种接口相关 的使用中用于控制延迟周期。根据本专利技术的第一个方面，提供一种双倍数据率接口，配置用于在处理器和随机存取存储器之间使用，所述双倍数据率接口包括延迟线，所述延迟线包括用于在来自随机存取存储器的数据选通信号中 产生延迟的装置，所述延迟线配置用于使得所述数据选通信号中的延 迟等于建立时间和数据总线上升时间之和。结果，本专利技术的DDR接口避免了在SDRAM和处理器之间的数据 传输中的建立和保持违规。具体地，本专利技术避免了数据或数据使能信号的符号间隔比不是50:50或1的情况。根据本专利技术的又一方面，提供一种延迟锁相环，配置用于接收时钟 基准信号，并且包括微调(Vernier)延迟，所述微调延迟包括由多个可 变延迟元件形成的环形振荡器，用于产生环形振荡器信号；第一分频器， 用于分频环形振荡器信号；以及第二分频器，用于分频时钟基准信号； 以及用于对第一和第二分频器进行编程以改变第一和第二分频器之间的 比例的装置，以便决定由所述延迟锁相环提供的所要求的延迟。优选地，所述延迟锁相环配置用于实现主延迟线中的延迟分辨，并 且所述缓冲器配置用于补偿用于从主延迟线驱动快速时钟沿所要求的额 外延迟。有益地，在从属延迟线内复制每个延迟元件的时间值。更优选地，所述接口DDR的延迟线包括延迟锁相环，并且所述延迟 锁相环配置用于由处理器的时钟信号所控制。根据本专利技术的又一方面，提供一种在处理器和随机存取存储器之间 双倍数据率传输的方法，由此，延迟线在所述随机存取存储器的数据选 通信号中产生延迟，所述方法包括将数据选通信号延迟实质上等于建立 时间和数据总线上升时间之和的周期的步骤。优选地，所述方法包括在延迟锁相环中产生延迟的步骤，并且还包 括通过处理器的时钟信号控制所述延迟锁相环，由此，所述延迟锁相环 配置用于在主延迟线中实现延迟分辨。仍然优选地，所述延迟锁相环利用环形振荡器，并且所述方法包 括通过所述环形振荡器内的缓冲器，补偿用于从延迟线驱动快速时钟 沿所要求的额外延迟。更优选地，本文档来自技高网...

【技术保护点】
一种双倍数据率接口，配置用于在处理器和随机存取存储器之间使用，所述双倍数据率接口包括：延迟线，所述延迟线包括用于在来自随机存取存储器的数据选通信号中产生延迟的装置，所述延迟线配置用于使得所述数据选通信号中的延迟等于建立时间和数据总线上升时间之和。

【技术特征摘要】
【国外来华专利技术】EP 2006-3-13 06111040.91、一种双倍数据率接口，配置用于在处理器和随机存取存储器之间使用，所述双倍数据率接口包括延迟线，所述延迟线包括用于在来自随机存取存储器的数据选通信号中产生延迟的装置，所述延迟线配置用于使得所述数据选通信号中的延迟等于建立时间和数据总线上升时间之和。2、 根据权利要求1所述的接口，其中所述延迟线包括延迟锁相环。3、 根据权利要求2所述的接口，其中所述延迟锁相环配置用于由 所述处理器的时钟信号控制。4、 根据权利要求2或3所述的接口，其中所述延迟锁相环还包括 微调延迟。5、 一种延迟锁相环，配置用于接收时钟基准信号，并且包括微调 延迟，所述微调延迟包括由多个可变延迟元件形成的环形振荡器，用 于产生环形振荡器信号；第一分频器，用于分频环形振荡器信号；和 第二分频器，用于分频时钟基准信号；以及用于对第一和第二分频器 进行编程以改变它们之间比例的装置，以便决定由所述延迟锁相环提 供的所要求的延迟。6、 根据权利要求5所述的延迟锁相环，配置用于使得所述延迟周期包括所述时钟基准周期的一部分，其中所述部分由所述第一分频器 和第二分频器的比例确定。7、 根据权利要求5或6所述的延迟锁相环，其中在从属延迟线内 复制每个延迟元件的时间值。8、 根据权利要求7所述的延迟锁相环，其中所述从属延迟线包括 缓冲器。9、 根据权利要求5-8中任何一项或多项所述的延迟锁相环，包括 环形振荡器内的缓冲器。10、 根据权利要求9所述的延迟锁相环，其中所述缓冲器配置用于补偿驱动快速时钟沿所要求的额外延迟。11、 根据权利要求10所述的延迟锁相环，其中所述振荡器中的延 迟线和从属延迟线可...

【专利技术属性】
技术研发人员：威廉姆瑞德曼怀特，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]