编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作制造技术

非易失性存储器读取操作在存储器单元的表观阈值电压可能已移位时补偿浮动栅极耦合。可使用基于从相邻存储器单元读取的电荷电平的参考值来读取所关注的存储器单元。错读所述相邻单元可在特定编程方法中具有较大影响，且更具体来说，可在这些方法中读取相邻存储器单元的特定状态或特定电荷电平时具有较大影响。在一个实施例中，对存储器单元进行编程以在其中错读相邻存储器单元更有害的特定状态之间创建较宽容限。此外，在一个实施例中，当以某些参考电平读取时而非以其它参考电平（例如，其中已创建较宽容限的参考电平）读取时，通过基于相邻单元的状态补偿浮动栅极耦合来读取存储器单元。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及编程非易失性存储器。
技术介绍
半导体存储器装置已越来越普遍地用于各种电子装置中。举例来说，非易失性半 导体存储器正用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计 算装置及其它装置中。电可擦除可编程只读存储器(EEPROM)(包含快闪电可擦除可 编程只读存储器)及电可编程只读存储器(EPROM)是最普遍的非易失性半导体存储 器。快闪存储器系统的一个实例使用与非结构，其包含夹在两个选择栅极之间串 联布置的多个晶体管。所述串联的晶体管及选择栅极称作与非串。图1是显示一 个与非串的俯视图。图2是与非串的等效电路。图1及2中描绘的与非 串包含夹在第一选择栅极120与第二选择栅极122之间的四个串联晶体管100、 102、 104及106。选择栅极120将与非串连接到位线126。选择栅极122将与非 串连接到源极线128。通过经由选择线SGD将适当电压施加到控制栅极120CG来控 制选择栅极120。通过经由选择线SGS将适当电压施加到控制栅极122CG来控制选 择栅极122。晶体管IOO、 102、 104及106的每一者均包含控制栅极及浮动栅极，以 形成存储器单元的栅极元件。举例来说，晶体管100包含控制栅极100CG及浮动栅 极100 FG。晶体管102包含控制栅极102 CG及浮动栅极102 FG。晶体管104包含控 制栅极104 CG及浮动栅极104 FG。晶体管106包含控制栅极106 CG及浮动栅极106 FG。控制栅极IOOCG连接到字线WL3，控制栅极102 CG连接到字线WL2，控制栅 极104 CG连接到字线WL1 ，及控制栅极106 CG连接到字线WLO。应注意，尽管图l及2显示与非串中的四个存储器单元，但使用四个晶体管 仅作为实例提供。与非串可具有少于四个存储器单元或多于四个存储器单元。举 例来说， 一些与非串将包含八个存储器单元、16个存储器单元、32个存储器单 元等。本文的论述并不局限于与非串中的任何特定数量的存储器单元。使用与非结构的快闪存储器系统的典型架构将包含数个与非串。举例来 说，图3显示具有更多与非串的存储器阵列的三个与非串202、 204及206。 图3的与非串的每一者包含两个选择晶体管或栅极及四个存储器单元。举例来说， 与非串202包含选择晶体管220及230，及存储器单元222、 224、 226及228。与非串204包含选择晶体管240及250，及存储器单元242、 244、 246及248。 每一串均由一个选择栅极(例如，选择栅极230及选择栅极250)连接到源极线。使用 选择线SGS来控制源极侧选择栅极。由选择线SGD控制的选择栅极220、 240等将 各种与非串连接到相应的位线。在其它实施例中，选择线未必需要是共用的。字 线WL3连接到存储器单元222及存储器单元242的控制栅极。字线WL2连接到存储 器单元224及存储器单元244的控制栅极。字线WL1连接到存储器单元226及存储 器单元246的控制栅极。字线WLO连接到存储器单元228与存储器单元248的控制 栅极。由此可见，位线及相应的与非串包括存储器单元阵列的一列。字线(WL3、 WL2、 WL1及WL0)包括所述阵列的各行。每一字线连接所述列中的每一存储器单元 的控制栅极。举例来说，字线WL2连接到存储器单元224、 244及252的控制栅极。 与非型快闪存储器及其操作的相关实例提供于以下美国专利/专利申请案中， 所有所述美国专利/专利申请案以引用的方式并入本文中第5,570,315号美国专利、 第5,774,397号美国专利、第6,046,935号美国专利、第6,456,528号美国专利及系列 号为09/893，277(公开号US2003/0002348)的美国专利申请案。每一存储器单元可存储数据(模拟或数字)。当存储一个位的数字数据时，将存储 器单元(通常称作二进制存储器单元)的可能闳值电压的范围划分为两个范围，所述两 个范围被指派逻辑数据1及0。在与非型快闪存储器的一个实例中，在擦 除存储器单元之后阈值电压为负，且被定义为逻辑1。在编程操作之后阈值电压 为正，且被定义为逻辑0。当阈值电压为负并通过向控制栅极施加0伏来尝试读 取时，存储器单元将导通以指示正存储逻辑l。当阈值电压为正且通过向控制栅极施 加O伏来尝试读取操作时，存储器单元将不导通，此指示正存储逻辑O。多状态存储 器单元还可存储多个层级的信息，举例来说，多个位的数字数据。在存储多个层级的 数据的情况下，将可能阈值电压的范围划分成数据层级的数量。举例来说，如果存储 四个信息层级，那么将存在四个阈值电压范围，其被指派为数据值11 、 10、01及00。在与非型存储器的一个实例中，在擦除操作之后阈值电压为负 且被定义为11。将三个不同的正阈值电压用于10 、 01及00的状态。 编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于适于存储 器单元的数据编码方案。举例来说，第6，222，762号美国专利及于2003年6月13日 申请的第10/461,244号美国专利申请案追踪存储器系统的单元(Tracking Cells For A Memory System)描述了用于多状态快闪存储器单元的各种数据编码方案，所述两 者以全文引用的方式并入本文中。另外，根据本揭示内容的实施例可应用于存储多于 两个位的数据的存储器单元。在编程电可擦除可编程只读存储器或快闪存储器装置时，通常将编程电压施加到 控制栅极且将位线接地。来自通道的电子被注射到浮动栅极中。当电子在浮动栅极中 积累时，浮动栅极变成带负电荷，且提升存储器单元的阈值电压，使得存储器单元处 于经编程状态。所述单元的浮动栅极电荷及阈值电压可指示对应于所存储数据的特定状态。关于编程的更多信息可在2003年3月5日申请的标题为自升压技术(Self Boosting Technique)的第10/379,608号美国专利申请案及2003年7月29日申请的 标题为检测经编程存储器(Detecting Over Programmed Memory)的第10/629,068号美国专利申请案中找到，所述两个申请案以全文引用的方式并入本文中。存储于一动栅极上的表观电荷的移位可由于基于相邻浮动栅极中所存储的电荷 的电场耦合而发生。此浮动栅极到浮动栅极耦合现象描述于第5,867,429号美国专利 中，所述美国专利以全文引用的方式并入本文中。所述浮动栅极到浮动栅极耦合现象 更明显地(尽管并不独有地)发生于己在不同时间被编程的邻近存储器单元组之间。举 例来说，第一存储器单元可经编程以将电荷电平添加到其对应于一组数据的浮动栅 极。随后，将一个或一个以上邻近存储器单元编程以将电荷电平添加到其对应于一组 数据的浮动栅极。在编程一个或一个以上邻近存储器单元之后，由于耦合到第一存储 器单元的邻近存储器单元上的电荷的影响，从第一存储器单元读取的电荷电平将显现为不同于其被编程时的电荷电平。来自邻近存储器单元的耦合可使得从选定存储器单 元读取的表观电荷电平移位足以导致错误读取所存储数据的量。随着存储器单元的大小继续缩小，由于短通道影响、更大的氧化物厚度/耦合比 率变化及更大的通道掺本文档来自技高网...

【技术保护点】
一种读取非易失性存储装置的方法，其包括：　接收读取第一非易失性存储元件的请求；　响应于所述请求来读取第二非易失性存储元件，所述第二非易失性存储元件邻近所述第一非易失性存储元件且能够以至少四种物理状态存储数据；　应用第一参考 ，以便以第一经编程状态与第二经编程状态之间的电平读取所述第一非易失性存储元件；　应用第二参考，以便以所述第二经编程状态与所述第三经编程状态之间的电平读取所述第一非易失性存储元件；　当所述第二非易失性存储元件处在第一子组的所述物理 状态中时，使用以第一电平应用所述第一参考的结果及以第二电平应用所述第二参考的结果确定所述第一非易失性存储元件的数据；及　当所述第二非易失性存储元件处在第二子组的所述物理状态中时，使用以所述第一电平应用所述第一参考的结果及以第三电平应用 所述第二参考的结果确定所述第一非易失性存储元件的数据。

【技术特征摘要】
【国外来华专利技术】US 2006-6-19 11/425,111;US 2006-6-19 11/425,1161、一种读取非易失性存储装置的方法，其包括接收读取第一非易失性存储元件的请求；响应于所述请求来读取第二非易失性存储元件，所述第二非易失性存储元件邻近所述第一非易失性存储元件且能够以至少四种物理状态存储数据；应用第一参考，以便以第一经编程状态与第二经编程状态之间的电平读取所述第一非易失性存储元件；应用第二参考，以便以所述第二经编程状态与所述第三经编程状态之间的电平读取所述第一非易失性存储元件；当所述第二非易失性存储元件处在第一子组的所述物理状态中时，使用以第一电平应用所述第一参考的结果及以第二电平应用所述第二参考的结果确定所述第一非易失性存储元件的数据；及当所述第二非易失性存储元件处在第二子组的所述物理状态中时，使用以所述第一电平应用所述第一参考的结果及以第三电平应用所述第二参考的结果确定所述第一非易失性存储元件的数据。2、 如权利要求l所述的方法，其中以所述第一电平应用所述第一参考不补偿所述第一非易失性存储元件与所述第 二非易失性存储元件之间的浮动栅极耦合；以所述第二电平应用所述第二参考不补偿所述第一非易失性存储元件与所述第 二非易失性存储元件之间的浮动栅极耦合；及以所述第三电平应用所述第二参考补偿所述第一非易失性存储元件与所述第二 非易失性存储元件之间的浮动栅极耦合。3、 如权利要求2所述的方法，其中当所述第二非易失性存储元件处在所述第二 子组的所述物理状态中时，所述确定所述第一非易失性存储元件的数据包含以所述第一电平将对应于所述第一参考的第一电压施加到所述第一非易失性存 储元件的控制栅极，及感测所述第一非易失性存储元件的传导；以所述第二电平将对应于所述第二参考的第二电压施加到所述第一非易失性存 储元件的所述控制栅极，及感测所述第一非易失性存储元件的传导；以所述第三电平将对应于所述第二参考的第三电压施加到所述第一非易失性存 储元件的所述控制栅极，及感测所述第一非易失性存储元件的传导，所述第三电压等 于所述第二电压加上偏移；通过选择施加所述第一电压的所述结果、选择施加所述第三电压的所述结果、及忽视施加所述第二电压的所述结果，确定所述第一非易失性存储元件的所述数据。4、 如权利要求2所述的方法，其中基于所述第一非易失性存储元件与所述第二非易失性存储元件之间的所述浮动 栅极耦合，所述偏移大致等于所述第一非易失性存储元件的阈值电压的表观改变。5、 如权利要求l所述的方法，其中所述第一非易失性存储元件是耦合到第一字 线的一组非易失性存储元件的一部分，所述方法进一步包括将所述组非易失性存储元件编程到多种物理状态，所述多种物理状态包含所述第 一经编程状态、所述第二经编程状态及所述第三经编程状态；验证所述组中待编程到所述第一状态的非易失性存储元件是否已达到对应于所 述第一状态的第一目标电平；验证所述组中待编程到所述第二状态的非易失性存储元件是否己达到对应于所 述第二状态的第二目标电平，所述第二目标电平与所述第一目标电平间隔开第一量；验证所述组中待编程到所述第三状态的非易失性存储元件是否己达到对应于所 述第三状态的第三目标电平，所述第三目标电平与所述第二目标电平间隔开第二量， 所述第二量小于所述第一量。6、 如权利要求l所述的方法，其中所述第一子组的物理状态包含所述第一经编程状态及所述第三经编程状态；及 所述第二子组的物理状态包含所述第二经编程状态及经擦除状态。7、 如权利要求6所述的方法，其中所述第一经编程状态邻近所述经擦除状态及所述第二经编程状态；及 所述第二经编程状态邻近所述第一经编程状态及所述第三经编程状态。8、 如权利要求l所述的方法，其中所述第二非易失性存储元件存储上部页数据及下部页数据；响应于所述请求读取所述第二非易失性存储元件包括读取所述第二非易失性存 储元件的所述上部页数据；所述第二参考的所述第一及第二电平基于所述第二非易失性存储元件的所述上 部页数据而非所述下部页数据；及所述第一子组的物理状态对应于存储所述上部页的第一数据的所述第二非易失 性存储元件；及所述第二子组的物理状态对应于存储所述上部页的第二数据的所述第二非易失 性存储元件。9、 如权利要求l所述的方法，其中所述第一非易失性存储元件存储第一逻辑页及第二逻辑页的数据； 所述第二非易失性存储元件存储第三逻辑页及第四逻辑页的数据； 在编程所述第二非易失性存储元件所存储的所述第三逻辑页的所述数据之后及在编程所述第二非易失性存储元件所存储的所述第四逻辑页的所述数据之前，编程所述第一非易失性存储元件所存储的所述第二逻辑页的所述数据。10、 如权利要求l所述的方法，其中 将所述第一非易失性存储元件连接到第一字线；将所述第二非易失性存储元件连接到第二字线，所述第二字线邻近所述第一字线；其中编程连接到所述第一字线的非易失性存储元件的数据开始于编程连接到所 述第二字线的非易失性存储元件的数据开始之前。11、 如权利要求l所述的方法，其中所述第一非易失性存储元件是多状态与非快闪存储器装置。12、 如权利要求l所述的方法，其中所述第一非易失性存储元件是多状态与非快闪存储器装置。13、 如权利要求l所述的方法，其中所述第一非易失性存储元件是快闪存储器装置阵列的一部分； 所述阵列可从主机系统中移除。14、 一种非易失性存储器系统，其包括多个非易失性存储元件，其能够以至少四种物理状态存储数据； 管理电...

【专利技术属性】
技术研发人员：龟井辉彦，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]