一种高压功率半导体器件复合终端制造技术

本发明专利技术涉及一种高压功率半导体器件复合终端，包括：元胞结构和位于所述元胞结构边缘的终端结构，所述终端结构包括多个沟槽结构和多个半导体层(9)，所述沟槽结构底部具有场限环结构，所述多个半导体层(9)相间设置于所述沟槽结构间，所述元胞结构包括沟槽栅结构，所述沟槽栅结构位于所述多个沟槽结构的一侧，所述沟槽栅结构与所述沟槽结构通过同步工艺制作，本发明专利技术有效解决了传统浮空场限环终端结构长时间的热推结过程造成的芯片翘曲，从而使得芯片制造简单，制造成本低。制造成本低。制造成本低。

【技术实现步骤摘要】
一种高压功率半导体器件复合终端


[0001]本专利技术属于功率半导体
，具体涉及一种高压功率半导体器件复合终端。

技术介绍

[0002]对高压功率半导体器件而言，在其处于阻断状态时需要承受高的耐压。然而，在器件元胞区域的边缘处由于存在曲率效应使电场在边缘处集中导致器件提前击穿，从而使得器件实际的耐压远远小于其理论设计值。为了解决上述曲率效应所带来的问题提高器件的击穿电压，业界开展了结终端技术的研究，多种结终端结构相继被提出。如图1所示的现有技术中传统浮空场限环终端结构示意图，该结构利用阻断时浮空场限环引入的附加电荷产生与主结方向相反的电场，削弱了主结的电场强度从而提高了器件的击穿电压。
[0003]然而，在高压应用中为了承受更高的电压，浮空场限环终端结构需要把结深做深，这导致了较长的热推结时间，长时间的热推结过程容易造成芯片的翘曲，从而使得芯片制造困难，并且长时间的热推结过程也使得制造成本增加。同时长时间的热推结过程也使得场限环的环宽不断增加，由于场限环浓度很高，在器件阻断时不完全耗尽，这减小了终端单位长度的耐压，导致终端的效率不断降低。此外，对于传统的浮空场限环结构由于场限环之间的表面区域为均匀掺杂的漂移区，漂移区的电场不够优化，单位长度的耐压不高，这进一步降低了高压器件的终端效率。

技术实现思路

[0004]为了解决现有技术中所存在的传统浮空场限环终端结构长时间的热推结过程造成的芯片翘曲，使得芯片制造困难，制造成本增加的技术问题，本专利技术提供一种高压功率半导体器件复合终端，包括：元胞结构和位于所述元胞结构边缘的终端结构；
[0005]所述终端结构包括多个沟槽结构和多个半导体层(9)；所述沟槽结构底部具有场限环结构；所述多个半导体层(9)相间设置于所述沟槽结构间；
[0006]所述元胞结构包括沟槽栅结构，所述沟槽栅结构位于所述多个沟槽结构的一侧，所述沟槽栅结构与所述沟槽结构通过同步工艺制作。
[0007]优选的，所述沟槽结构包括第一沟槽结构和第二沟槽结构；
[0008]所述第二沟槽结构位于所述终端结构内；所述第一沟槽结构位于所述元胞结构和终端结构之间；
[0009]所述第一沟槽结构和第二沟槽结构均包括：介质层(7)和多晶硅，所述多晶硅镶嵌于所述介质层(7)内。
[0010]优选的，位于所述第一沟槽结构内的介质层(7)和多晶硅为多个；
[0011]所述第二沟槽结构为多个，且每个沟槽都具有介质层(7)和多晶硅。
[0012]优选的，每个所述沟槽结构间设有半导体层(9)或多个所述沟槽结构间设有半导体层(9)；
[0013]所述半导体层(9)的一侧与所述沟槽结构连接或所述半导体层(9)的两侧均与相
邻的沟槽结构连接。
[0014]优选的，所述场限环结构包括场限环(15)；所述场限环(15)位于所述第一沟槽结构和第二沟槽结构下端。
[0015]优选的，所述多晶硅与所述半导体层(9)短接。
[0016]优选的，所述终端结构还包括截止环(16)，所述截止环(16)位于所述沟槽栅结构相对的一侧。
[0017]优选的，所述多个沟槽结构和所述沟槽栅结构的沟槽深度相同。
[0018]优选的，所述多个沟槽结构之间的间距相等或不相等。
[0019]优选的，所述半导体器件包括硅、锗硅、砷化镓、碳化硅、氮化镓、三氧化二镓或金刚石。
[0020]与现有技术相比，本专利技术的有益效果为：
[0021]1、本专利技术提供的一种高压功率半导体器件复合终端，包括：元胞结构和位于所述元胞结构边缘的终端结构，所述终端结构包括多个沟槽结构和多个半导体层(9)，所述沟槽结构底部具有场限环结构，所述多个半导体层(9)相间设置于所述沟槽结构间，所述元胞结构包括沟槽栅结构，所述沟槽栅结构位于所述多个沟槽结构的一侧，所述沟槽栅结构与所述沟槽结构通过同步工艺制作，本专利技术有效解决了传统浮空场限环终端结构长时间的热推结过程造成的芯片翘曲，从而使得芯片制造简单，制造成本低。
[0022]2、本专利技术提供的一种高压功率半导体器件复合终端，解决了长时间的热推结过程带来的场限环的环宽不断增加，承受耐压少，终端的效率不断降低的问题。
[0023]3、本专利技术提供的一种高压功率半导体器件复合终端，在器件表面引入较高浓度的在器件击穿之前全耗尽的结终端区域，进一步优化了场限环之间漂移区的电场分布，提高了场限环之间漂移区单位长度的耐压，进一步提高了器件的击穿电压和终端的效率。
[0024]4、本专利技术提供的一种高压功率半导体器件复合终端，由于较高浓度的结终端区域也会降低界面态给器件所带来的不利影响，从而提高了器件的可靠性。
附图说明
[0025]为了更清楚地说明本专利技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为现有技术中传统浮空场限环终端示意图；
[0027]图2为本专利技术实施例1的终端示意图；
[0028]图3为本专利技术实施例2的终端示意图；
[0029]图4为本专利技术实施例3的终端示意图；
[0030]图5为本专利技术实施例4的终端示意图；
[0031]图中：1-多晶硅层；2-栅氧化层；3-第一导电类型半导体源区；4-源极金属；5-第二导电类型半导体源区；6-半导体基区；7-介质层；8-第一多晶硅；18-第二多晶硅；9-半导体层；10-半导体屏蔽层；11-半导体漂移区；12-半导体场阻止层；13-半导体漏区；14-漏极金属；15-场限环；16-截止环。
具体实施方式
[0032]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]实施例1
[0034]如图1所示为传统浮空场限环终端示意图；
[0035]如图2所示，本专利技术提供一种高压功率半导体器件复合终端，包括：元胞结构和位于所述元胞结构边缘的终端结构；
[0036]所述终端结构包括多个沟槽结构和多个半导体层9；所述沟槽结构底部具有场限环结构；所述多个半导体层9相间设置于所述沟槽结构间；
[0037]所述元胞结构包括沟槽栅结构，所述沟槽栅结构位于所述多个沟槽结构的一侧，所述沟槽栅结构与所述沟槽结构通过同步工艺制作；
[0038]本专利技术有效解决了传统浮空场限环终端结构长时间的热推结过程造成的芯片翘曲，从而使得芯片制造简单，制造成本低；
[0039]并且解决了长时间的热推结过程带来的场限环的环宽不断增加，承受耐压少，终端的效率不断降低的问题；
[0040]此外，在器件表面引入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高压功率半导体器件复合终端，其特征在于，包括：元胞结构和位于所述元胞结构边缘的终端结构；所述终端结构包括多个沟槽结构和多个半导体层(9)；所述沟槽结构底部具有场限环结构；所述多个半导体层(9)相间设置于所述沟槽结构间；所述元胞结构包括沟槽栅结构，所述沟槽栅结构位于所述多个沟槽结构的一侧，所述沟槽栅结构与所述沟槽结构通过同步工艺制作。2.根据权利要求1所述的复合终端，其特征在于，所述沟槽结构包括第一沟槽结构和第二沟槽结构；所述第二沟槽结构位于所述终端结构内；所述第一沟槽结构位于所述元胞结构和终端结构之间；所述第一沟槽结构和第二沟槽结构均包括：介质层(7)和多晶硅，所述多晶硅镶嵌于所述介质层(7)内。3.根据权利要求2所述的复合终端，其特征在于，位于所述第一沟槽结构内的介质层(7)和多晶硅为多个；所述第二沟槽结构为多个，且每个沟槽都具有介质层(7)和多晶硅。4.根据权利要求2所述的复合终端，其特征在于，每个所...

【专利技术属性】
技术研发人员：金锐，刘江，吴军民，高明超，张金平，张波，
申请(专利权)人：国家电网有限公司国网江苏省电力有限公司电力科学研究院电子科技大学，
类型：发明
国别省市：