低功耗的高速收发器制造技术

使用自适应调节电源和准差动数字逻辑的高速低功耗ＣＭＯＳ收发器用以：１）降低所述收发器的所述功耗；和２）增加处理数据期间的电源抑制（ＰＳＲ）。

【技术实现步骤摘要】

一般而言，本专利技术的至少某些实施例涉及收发器，更特定而言，涉及实施于一集成电路芯片上的高速、低功耗收发器。
技术介绍
为提高计算机系统的动态随机存取存储器(DRAM)系统的性能，已发展了全缓冲双列存储器模块(FB-DIMM)。FB-DIMM技术在存储器模块之间使用点对点连接。主机存储器控制器连接到一第一存储器模块；且一第一存储器模块连接到一第二存储器模块等。因此，每个连接的负载为恒定。在此类型的点对点连接中不需要分支。所述存储器模块在恒定负载环境下运行，与系统中使用的存储器模块的数目无关。高级存储器缓冲器(AMB)为FB-DIMM的一部分，其在存储器系统中提供点对点连接。AMB通常包括两个串行端口和一并行端口。串行端口中的一个用于连接到主机存储器控制器或较接近于主机存储器控制器的相邻存储器模块的AMB；另一个串行端口用于连接到离主机存储器控制器较远的相邻存储器模块的AMB；且并行端口用于连接到与AMB处于同一存储器模块上的存储器芯片的总线。例如，从主机存储器控制器通过下行串行链路(downstream serial link)发送到AMB的串行数据在被发送到存储器模块上的DRAM芯片之前，暂时在AMB中缓冲。串行数据包括地址、数据和命令信息，其在AMB中进行转换，并被置于存储器模块上的DRAM总线上。AMB按照存储器控制器所指令写入DRAM芯片并从其读出。从DRAM得到的数据在AMB中转换为串行数据，且通过一上行串行链路(upstream serial link)发送到存储器控制器。高速收发器在诸如AMB的数据通信中起重要作用。典型的用于AMB的数据收发器结构包括一多路复用器(MUX)，其用于将从并行端口接收的数据时分多路复用成串行格式，一预驱动器和一输出驱动器，其耦合到所述多路复用器以经由一串行端口驱动所述串行格式的数据。典型的用于AMB的数据收发器结构进一步包括一时钟恢复(CR)电路和一数据恢复电路(DR)，以恢复来自一串行端口的时钟和数据信号，以及一解多路复用器(DEMUX)，用于将串行数据转换成并行格式，以经由一并行端口进行传输。传统上高性能收发器使用电流模式逻辑(CML)电路而实施。电流模式逻辑电路通过在两个路径之间切换电流来放大差动输入。CML电路通常使用MOS晶体管来实施。使用CML技术实施的常规收发器使用一大体恒定的电源电流，因为不管工作频率、数据转换模式、制造程序和工作温度变化如何，所述大体相同的恒定电流均在两个路径之间切换。虽然使用恒定电源电流减少了电源噪音，但是在收发器的正常运行期间浪费了大量的电力。
技术实现思路
高速低功耗信号收发器使用准差动(pseudo-differential)数字逻辑来实施。在一实施例中，所述收发器进一步使用一自适应电源调节器。在一实施例中，一信号收发器包括一准差动数字逻辑电路，以将一到收发器的输入转换成一差动数字输出。所述输入可为一单端输入或一差动输入。在一实例中，所述准差动数字逻辑电路使用互补金属氧化物半导体(CMOS)来实施。在一实施例中，由所述准差动数字逻辑电路消耗的电力关于所述准差动数字逻辑电路的运行频率大体上为线性。在一实施例中，由所述准差动数字逻辑电路消耗的电力大体上为所述准差动数字逻辑电路的电压供应的一平方函数。在一实施例中，所述信号收发器包括一自适应电源调节器，其与所述准差动数字逻辑电路相耦合，以适应性调整所述准差动数字逻辑电路的电源。在一实例中，所述准差动数字逻辑电路的电源根据以下其中之一调整所述准差动数字逻辑电路的运行频率；所述输入的数据转换模式；制造程序；和运行温度变化。在一实施例中，所述自适应电源调节器的运行频率将跟踪所述准差动数字逻辑电路的运行频率。在一实施例中，所述信号收发器能够以高于每秒一吉比特(Gigabit)的速度接收数据。在一实施例中，所述准差动数字逻辑电路包括两个逻辑单元，每一个为以下其中之一一缓冲器和一反相器；和一共模反馈(CMFB)电路，其耦合到所述两个逻辑单元，所述CMFB电路用以接收所述两个逻辑单元的输出，并根据从所述两个逻辑单元的输出检测到的共模将所述两个逻辑单元调整到抑制命令模式。在一实施例中，所述准差动数字逻辑电路包括两个逻辑单元，每一个为以下其中之一一缓冲器和一反相器；和一交叉耦合电路，其耦合到所述两个逻辑单元，所述交叉耦合电路在所述两个逻辑单元的输出中将所述两个逻辑单元的输出交叉耦合到抑制命令模式。在一实例中，所述交叉耦合电路包含一第一反相器，其在第一方向上连接所述两个逻辑单元的输出；和一第二反相器，其在与所述第一方向相反的第二方向上连接所述两个逻辑单元的输出。在一实施例中，所述准差动数字逻辑电路包括两个逻辑单元，每一个为以下其中之一一缓冲器和一反相器；和一时钟同步电路，其耦合到所述两个逻辑单元，以使所述两个逻辑单元的输出的时序同步。在一实施例中，所述信号收发器进一步包括一解多路复用器，其与所述准差动数字逻辑电路相耦合，以根据输入中多路复用的数据时间产生并行输出数据。在一实施例中，一高级存储器缓冲器(AMB)包括一到串行数据链路的第一端口；一到并行数据链路的第二端口；一与所述第一端口和第二端口耦合的根据本专利技术的实施例的收发器。在一实施例中，所述高级存储器缓冲器在一具有小于0.18微米的特征尺寸的单芯片上实施；所述准差动数字逻辑电路能够以高于每秒一吉比特的速度接收数据。本专利技术的实施例进一步包括使用根据本专利技术的实施例的高级存储器缓冲器的存储器模块和一针对各种高速链接使用根据本专利技术的实施例的收发器的计算机系统。本专利技术包括方法和执行这些方法的设备，包括执行这些方法的数据处理系统和计算机可读媒体，当所述计算机可读媒体在数据处理系统上执行时导致所述系统执行这些方法。本专利技术的其它特征从附图和下文的详细描述会变得显而易见。附图说明本专利技术以实例方式进行说明，且不限于附图中的图式，其中相似的参考指示类似的元件。图1展示了根据本专利技术的一实施例的收发器结构。图2展示了根据本专利技术的一实施例的收发器的方框图实例。图3-6说明了可用于根据本专利技术的一实施例的收发器的准差动数字逻辑电路的实例。图7展示了一其中可使用根据本专利技术的一实施例的收发器的系统。具体实施例方式下文的描述和附图为本专利技术的说明，而不应解释为限制本专利技术。对众多特定细节进行了描述以提供对本专利技术的透彻理解。然而，在某些例子中，未对众所周知的或常规的细节进行描述以避免模糊本专利技术的描述。在本揭示内容中，参考一个或一实施例不必参考相同实施例，且所述参考意味着至少一个参考。对数据传送速度的要求提高导致对高频率带宽和相同系统上大量I/O的需求。因此，在高速数字通信应用中，数据收发器装置的功耗和因此产生的温度可变得相当高。例如，在全缓冲双列存储器模块(FB-DIMM)的高级存储器缓冲器(AMB)中，由于庞大散热片的模块之间不存在空间，所以系统的运行温度可变得很关键。由于AMB中集成了高速SERDES的24条线和大量的I/O，所以芯片的运行温度可变得高到无法忍受。因此，可能需要限制AMB的功耗。本专利技术的至少一实施例通过使用自适应电源调节和CMOS准差动逻辑(PDL)，显著降低了高速收发器装置的功耗。当在AMB中使用所述收发器时，可降低所述AMB的功耗来满足热要求。图1展本文档来自技高网...

【技术保护点】
一种信号收发器，其包含：　　　　一准差动数字逻辑电路，以将到所述收发器的一输入转换成一差动数字输出。

【技术特征摘要】
US 2005-11-16 11/2812111.一种信号收发器，其包含一准差动数字逻辑电路，以将到所述收发器的一输入转换成一差动数字输出。2.根据权利要求1所述的信号收发器，其中所述准差动数字逻辑电路使用互补金属氧化物半导体(CMOS)来实施。3.根据权利要求2所述的信号收发器，其中由所述准差动数字逻辑电路消耗的电力关于所述准差动数字逻辑电路的一运行频率大体上为线性。4.根据权利要求2所述的信号收发器，其中由所述准差动数字逻辑电路消耗的电力大体上为所述准差动数字逻辑电路的一电压供应的一平方函数。5.根据权利要求2所述的信号收发器，其进一步包含一自适应电源调节器，与所述准差动数字逻辑电路相耦合，以适应性地调整所述准差动数字逻辑电路的一电源。6.根据权利要求5所述的信号收发器，其中所述准差动数字逻辑电路的所述电源根据以下其中之一调整所述准差动数字逻辑电路的一运行频率；制造程序；和运行温度变化。7.根据权利要求4所述的信号收发器，其中所述自适应电源调节器的一运行频率将跟踪所述准差动数字逻辑电路的一运行频率。8.根据权利要求2所述的信号收发器，其中所述信号收发器能够以一高于每秒一吉比特的速度接收数据。9.根据权利要求2所述的信号收发器，其中所述准差动数字逻辑电路包含两个逻辑单元，每一个为以下其中之一一缓冲器和一反相器；和一共模反馈(CMFB)电路，耦合到所述两个逻辑单元，所述CMFB电路用以接收所述两个逻辑单元的输出，并根据从所述两个逻辑单元的所述输出检测的一共模将所述两个逻辑单元调整到抑制命令模式。10.根据权利要求2所述的信号收发器，其中所述准差动数字逻辑电路包含两个逻辑单元，每一个为以下其中之一一缓冲器和一反相器；和一交叉耦合电路，耦合到所述两个逻辑单元，所述交叉耦合电路在所述两个逻辑单元的所述输出中将所述两个逻辑单元的输出交叉耦合到抑制命令模式。11.根据权利要求10所述的信号收发器，其中所述交叉耦合电路包含一第一反相器，其在一第一方向上连接所述两个逻辑单元的所述输出；和一第二反相器，其在一与所述第一方向相反的第二方向上连接所述两个逻辑单元的所述输出。12.根据权利要求2所述的信号收发器，其中所述准差动数字逻辑电路包含两个逻辑单元，每一个为以下其中之一一缓冲器...

【专利技术属性】
技术研发人员：吴雷，郭振东，杨崇和，
申请(专利权)人：澜起科技上海有限公司，
类型：发明
国别省市：31[中国|上海]