【技术实现步骤摘要】
【国外来华专利技术】
—般来说，本专利技术涉及减小集成电路所消耗的功率的数量， 以及更具体来说，涉及减小动态随机存取存储器(DRAM)所消耗的备用 功率。技术背景 —种典型的DRAM存储装置由各包括晶体管和电容器的多个 存储单元组成。各存储单元以电压形式存储一位数据。高电压电平(例 如3 V)表示逻辑'T，，而低电压电平(例如0 V)则表示逻辑0。 存储单元可按照阵列排列，其中的各存储单元连接到字线和数字线 (digitline) 。 DRAM还可包括诸如驱动器、读出放大器、输入/输出 装置和电源等的外围设备，它们其中还用来标识存储单元、存取存储 单元、在存储单元中存储信息以及从存储单元中读取信息。与DRAM相关的一种特性在于，各个单元的电容器上存储的 电压由于泄漏电流而趋向于随时间消耗。因此，DRAM的单元必须定期 刷新，以便确保其中所存储的数据的完整性。刷新操作一般包括读出 某些存储单元中保存的数据，然后再把来自读出放大器的数据恢复到 存储单元中的全CMOS逻辑电平。在刷新操作必须完成之前(即在存储 单元丟失其存储电荷之前)可经过的最大时间量称作刷新速率。由于其 结构，DR...
【技术保护点】
一种超时发生器电路（４６），包括： 时间延迟部分（Ｍ１０，４７，４８，４９，５０），用于定义预定时间延迟间隔；以及 重置部分（Ｍ１１，Ｍ１２），所述超时发生器电路用于产生用于关闭存储装置中的活动字线的关闭信号。
【技术特征摘要】
【国外来华专利技术】US 2004-6-22 10/873,9681. 一种超时发生器电路(46)，包括时间延迟部分(M10，47，48，49，50)，用于定义预定时间延迟间隔；以及重置部分(M11，M12)，所述超时发生器电路用于产生用于关闭存储装置中的活动字线的关闭信号。2. 如权利要求1所述的超时发生器电路(46)，其特征在于，所述 时间延迟部分包括电阻元件(49)和电容元件(50),以及所述预定时间 延迟间隔由RC时间常数来定义。3. 如权利要求1所述的超时发生器电路(46)，其特征在于，所述 时间延迟部分可用于在接收控制脉冲之后在所述预定时间延迟间隔产 生所述关闭信号。4. 如权利要求1所述的超时发生器电路(46),其特征在于，所述 重置部分可用于每当由所述超时发生器电路接收控制脉冲时重新开始 所述预定时间延迟间隔。5. —种用于存储装置的控制逻辑(16)，包括 地址变换检测器(51)，用于产生控制脉冲；以及 对所述控制脉冲作出响应的超时发生器电路(46),所述超时发生器电路包括时间延迟部分(M10，47，48，49, 50),用于定义预定时间延迟间隔；以及重置部分(Mil, M12)，所述超时发生器电路用于产生用于关闭所述 存储装置中的活动字线的关闭信号。6. 如权利要求5所述的控制逻辑(16)，其特征在于，所述地址变 换检测器可用于每当对于所述存储装置断言活动才莫式信号时生成所述 控制乐P中。7. 如权利要求5所述的控制逻辑(16)，其特征在于，所述时间延迟部分包括电阻元件(49)和电容元件(50),以及所述预定时间延迟间 隔由RC时间常数来定义。8. 如权利要求5所迷的控制逻辑(16),其特征在于，所述时间延 迟部分可用于在接收所述控制脉冲之后在所述预定时间延迟间隔产生 所述关闭信号。9. 如权利要求5所述的控制逻辑(16),其特征在于，所述重置部 分可用于在接收所述控制脉冲之后重新开始所述预定时间延迟间隔。10. —种存储装置，包括存储器阵列(30),具有多个存储单元(31)、多个字线(WL0,WL1) 和多个数字线(D1，D1')，其中所述存储单元是所述字线和所述数字线 可存取的；用于激活所述字线的至少一个的字线驱动器(35),所述字线驱动 器对关闭信号作出响应；以及 控制逻辑(16)，包括地址变换检测器(51)，用于产生控制脉冲；以及 对所述控制脉沖作出响应的超时发生器电路(46),所述超时发生 器电路包括时间延迟部分(MIO， 47， 48， 49, 50)，用于定义预定时间延迟间隔；以及重置...
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