一种可以不需要为高密度记录和快速回旋率的数据记录和再现系统极大地增加所需传送频带的快速数据传送系统，具有一个包括一个编码器／解码器的记录和再现信号处理器，一个包括一个并串转换器的盘盒，一个记录头，一个串并转换器及一条传送电缆，它通过偏移众多记录信号的相位将记录的并行数据自编码器／解码器传送至记录放大器并通过偏移众多再现信号的相位将再现的并行数据自串并转换器传送至编码器／解码器。（*该技术在2016年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及一种通过倒换或改变磁化方向或改变光相位将数字信息记录在磁或光的记录媒体上及自媒体再现所记录的磁化信息或光信息的数据记录和再现系统。本专利技术具体地涉及一种要求快速传送数据的数据记录和再现系统。有关的资料为分别于1994年8月9日和4月23日由Nishiyama等人递交的美国专利5,337,198和5,307,213及由D.A.Patterson等人于1988年6月在Illinois的Chicago的1988 ACM SIGMODConference会议论文集109至116页上发表的论文“低成本盘的冗余阵列(RAID)一例”。常规磁盘系统通过并行数据接口(此后称为I/F电路)自主机接收待记录的信息。使用由记录时钟发生器所产生的记录时钟的并串转换器将所接收的信息转换为串行数据。该串行数据通过FPC作为记录时钟传送至盘盒内的传动器的记录放大器，并随后由记录头作为倒换磁化模式磁性地记录在记录媒体上。在再现时，由再现头再现的波形被放大并通过灵活模式接线板或电路(称为FPC)以模拟方式送至鉴别器。此信号由串并转换器转换为并行数据，由编码器/解码器解码，并接着送至主机。另外，随着大量数据快速传送的发展，数据传送用的时钟频率也增加了。由于磁记录系统的限制，常规磁盘记录器在传送前将输入的并行数据转换为串行数据。因此串行数据传送路径需要更宽传送频带。例如，如果数据传送率为10MB/S，则对于8位并行接口10MHz时钟就已足够，但对于串行数据传送就必需使用比此频率大8倍的80MHz时钟。然而，查看系统内的数据传送电路后会发现，由于减小电子电路板尺寸的趋向，可以通过将电子电路板上的元件高密度集成和封装从而减小信号传送距离。这趋向于增宽频带。然而，在自作为记录和再现信号处理器的电子电路板通过FPC至盘盒内的记录和再现放大器之间的距离前无变化。附图说明图1显示具有此缺点的常规例子。从传送频带的观点看，当脉冲间隔最窄时，脉冲串的传送问题最严重。在磁记录和再现系统中，当在记录时钟上纠正记录时标以便纠正双位模式中的峰偏移时会出现此种情况。在此情况下，决定于峰偏移，记录时标纠正可包括以下两种类型(A)当由于再现的波形的一位与其邻位之间出现干扰而使峰峰距离增加时，实行记录时标纠正以缩短位间距离。(B)当由于在记录夹在两个相反磁化之间的磁化时出现的位间距离偏移多或由于非线性位偏移而使峰峰距离减小时，实行记录时标纠正以增大位间距离。在这两类记录时标纠正中，用于缩短位间距离的类型(A)对传送路径的影响最大。将描述传送问题。记录时钟脉宽最大值与记录时标纠正量之间的关系可以下列式子表示 其中tr和tf为脉冲的上升时间和下降时间，及Wc为记录时标纠正量。当如图1所示那样所记录的数据所用记录时钟的窄脉冲信号波形被传送时，由于传送路径的频带不足，脉冲的上升时间和下降时间将会增加。在图2中的低速传送情况A下， 由于信号波形具有较低频率，脉宽可保持为大于脉冲的上升时间与下降时间。在图3中的高速传送情况B下，由于脉冲的记录时钟频率已增大，脉冲的上升时间和下降时间相对地大于脉宽。其结果是在传送路径上丢失了记录时钟或造成脉冲分离差错。因此为实现快速数据传送，有必要限制记录时钟纠正量或改善传送路径特性。如上所描述，快速数据传送或高频时钟传送是困难的。因此需要得到高的数据传送率而不必加宽传送频带。D.A.Patterson等人提出了在1988年ACM(109至116页)的“低成本盘的冗余阵列(RAID)一例”中所描述的多驱动器系统。此系统中驱动器数目对应于位数。在所提出的例子中，由于串行数据并不用于整个系统，传送频率并不很高，而为每个驱动器传送串行数据。因此至少一个头对每个驱动器是足够的，但提供的驱动器数目必须至少对应于并行位数。此外，这些驱动器必须彼此之间同步地旋转。但是，此多驱动器系统不适用于只需一个驱动器的小规模记录和再现系统。本专利技术的一个目的是提供一种能用于快速数据传送的数据记录和再现方法及系统，而迄今为止由于在记录和再现处理器与盘盒之间的传送路径上的低传送频带而无法实现这一点。本专利技术的另一个目的是提供一种传送方法及设备，它可用于数据记录和再现系统内，及它能使用盘盒内少量电路并抑制温升。根据本专利技术所提供的用于在记录媒体上记录数据的数据记录系统包括一个具有向其提供数据的输入电路的信号处理器，连至信号处理器以便传送并行数据的传送线，一个连至传送线以将并行数据转换为串行数据的转换器，及一个具有连至转换器换数据记录头和再现头和记录媒体的盘盒。传送线是众多的在与转换器和输入电路的连接处有阻抗匹配的并行线。信号处理器可具有一个并行传送处理电路，后者产生用于标示众多串行数据逻辑值的记录时钟及向并行线提供众多的每个用于标示众多逻辑值中的一个值的反相信号。众多不同相位信号提供给众多传送线，其中不同相位决定于数据的两个相邻块的值之间的差别和等同。信号处理器可具有一个时标纠正电路，用于改变记录时钟内一定信号变化之间的时间间隔。送至众多传送线的众多不同相位信号上的信号变化之间的时间间隔至少为两个相邻数据块之间时间间隔的两倍。也即在本专利技术中数据传送路径是并行线式的，为需要至少一个头用于记录和再现，时钟产生用于并行传送的记录时钟，及就在记录之前并行数据转换为串行数据并作为串行数据记录下来。此外，为实现高密度记录，必须进行记录时标纠正以减小所谓位偏移。由于串行数据需要宽广频带，所以记录时标纠正用于并行数据。迄今为止尚未考虑过用于并行数据的记录时标纠正。根据本专利技术，由于并行数据沿所有传送路径传送并按记录时标进行纠正，所以传送频带不必极大地增加。因此并行数据的传送率可增加至传送频带的极限。图1是显示记录时标纠正的宽度的波形图；图2和3显示传送频带，上升时间和下降时间之间的关系；图4是本专利技术实施例的框图；图5是记录时标纠正用的真值表；图6是时序图，用于解释记录时标纠正电路的操作；图7是用于ENL检索的逻辑图；图8是用于一个字节ENL检索逻辑的框图；图9是ENL寄存器的框图；图10是记录时标纠正电路的寄存器部分的框图；图11是用于记录时标纠正电路的时钟控制的框图；图12是本专利技术另一实施例的框图；图13是本专利技术又一实施例的框图；图14是本专利技术实施例中盘盒的外视图；图15显示记录媒体上的道格式；图16是本专利技术另外一个实施例的框图；图17是本专利技术再另外一个实施例的框图；图18是图17的实施例再加上记录时标纠正电路的框图；图19是用于并行传送处理的框图；图20是记录时钟分配电路的时序图；图21A-21C显示在解释相对于记录时标纠正、上升时间和下降时间的传送频带概念时所用的波形；图22显示四线传送路径的传送系统的例子；图23显示双线传送路径的传送系统的例子；图24显示五线传送路径的传送系统的例子；以及图25是本专利技术又一实施例的框图。磁或光记录和再现系统向主机101发送和从它接收并行数据。然而磁头(记录头114和再现头115)或光头(光发射装置和光敏装置)只记录和再现串行数据。因此直至信息记录之前一直传送并行数据，及每种信号处理都处理并行数据。本专利技术具体地涉及用于快速传送并行数据的信号传送系统。此外，根据本专利技术设计的系统可用于对并行数据进行各种信号处理。现参照图4描述本专利技术第本文档来自技高网...
【技术保护点】
一种用于在记录媒体上记录数据的数据记录系统，其特征在于包括：一个包括向其提供数据的输入电路的信号处理器；一条连至所述信号处理器以传送并行数据的传送电缆；以及一个包括一个转换器、连至所述转换器的数据记录和再现头及一个记录媒体的盘盒，所述转换器连至所述传送电缆以将所述并行数据转换为串行数据。
【技术特征摘要】
【国外来华专利技术】JP 1995-8-7 201149/951.一种用于在记录媒体上记录数据的数据记录系统，其特征在于包括一个包括向其提供数据的输入电路的信号处理器；一条连至所述信号处理器以传送并行数据的传送电缆；以及一个包括一个转换器、连至所述转换器的数据记录和再现头及一个记录媒体的盘盒，所述转换器连至所述传送电缆以将所述并行数据转换为串行数据。2.根据权利要求1的数据记录系统，其特征在于所述传送电缆是众多的在与所述转换器和所述输入电路的连结处具有阻抗匹配的并行线。3.根据权利要求2的数据记录系统，其特征在于所述信号处理器具有一个并行传送处理电路，所述并行传送处理电路产生用于标示串行数据的众多逻辑值的记录时钟，并向所述众多并行线提供众多的每个用于标示所述众多逻辑值中的一个值的反相信号。4.根据权利要求3的数据记录系统，其特征在于所述信号处理器具有一个用于改变在所述记录时钟内的一定信号变化的时间间隔的时标纠正电路。5.根据权利要求1的数据记录系统，其特征在于所述信号处理器具有一个用于根据送至所述传送电缆的所述众多线的数据的两个相邻值之间的差别和等同提供众多相差信号的并行传送处理电路。6.根据权利要求5的数据记录系统，其特征在于向所述传送电缆的所述众多线提供的所述众多相差信号中信号变化的时间间隔至少为所述两个数据相邻值的时间间隔的两倍。7.根据权利要求4的数据记录系统，其特征在于所述时标纠正电路具有一个检索逻辑电路，所述检索逻辑电路将所述并行数据进行逻辑计算并产生用于标示所述并行数据的哪一位应予提前或推迟的信号(ENL)。8.根据权利要求7的数据记录系统，其特征在于所述时标纠正电路具有存储装置、一个转换电路及一个纠正电路，所述存储装置用于存储在所述记录时钟的一定时标脉冲处的所述并行数据及存储刚好在所述一定时标脉冲的前一个脉冲处的前时标脉冲处的所述并行数据，所述转换电路用于将并行数据转换为串行数据，及所述纠正电路用于在所述记录时钟的所述前时标脉冲处所述并行数据的两位和在所述记录时钟的所述一定时钟脉冲处的所述并行数据的N位的模式的基础上为它们的记录时标纠正所述记录时钟的所述前时标脉冲处的所述并行数据的末位和所述一定时标脉冲处的所述并行数据的前向(N-1)位。9.根据权利要求1的数据记录系统，其特征在于所述信号处理器具有用于将由所述数据记录和再现头所提供的再现模拟信号进行伺服处理的伺服信号处理电路。10.根据权利要求1的数据...
【专利技术属性】
技术研发人员：西山延昌，青井基，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。