本申请公开了一种用于SRAM写入辅助的装置，其包含：电源电路，在写入准备阶段先供电给行SRAM储存单元，再停止供电给该行SRAM储存单元，使该行SRAM储存单元电源端的电压浮动；写入驱动电路，在写入驱动阶段依据数据信号而导通，以将该行SRAM储存单元的位线耦接至接地端；电荷分享电路，在电荷分享阶段令该电源端耦接电容的第一端，以令该电源端的电压通过充电该电容而下降；耦合电容充电电路包含充电开关耦接于操作电压端与该电容的第一端之间，该充电开关在充电阶段导通以充电该电容；以及负电压耦合电路包含该电容，在负电位产生阶段，该电容的第一端与第二端分别耦接该接地端与该位线，以将该位线的电压拉至负电压。以将该位线的电压拉至负电压。以将该位线的电压拉至负电压。
【技术实现步骤摘要】
用于静态随机存取内存写入辅助的装置与方法
[0001]本专利技术申请是关于静态随机存取内存，具体地，是关于用于静态随机存取内存写入辅助的装置与方法。
技术介绍
[0002]先进制程中，传统静态随机存取内存(Static Random Access Memory,SRAM)对于写入能力的要求越来越严苛，原因在于其储存单元(cell)中的传输闸(pass gate)晶体管(例如：图1的PG0/PG1)与上拉(pull up)晶体管(例如：图1的PU0/PU1)的能力越来越趋近。图1示出了一种公知的SRAM储存单元100，其中电路的标识/符号说明详见下文表1，部分常见的组件与符号(例如：接地端)在此不予赘述。正常状况下，当进入写入周期时，字符线(WL)的电压被拉高至操作电压(VDD)以打开传输闸晶体管(PG0/PG1)，而位线(BLT/BLB)的电压被拉低至0V，以拉下储存节点(N0/N1)的电压来改变储存值，最后传输闸晶体管被关闭以锁住写入的值，从而完成写入动作。然而，因半导体制程向深次微米(deep sub-micron)发展，制程变异日趋严重，当上拉晶体管的电流趋近甚至大于传输闸晶体管的电流时，储存节点的电压无法被拉下至超过转态的临界点，使得数据写入失败，这种情况在低电压操作时尤其明显。表1表1
[0003]为解决前述问题，有两种主要的公知技术如下所述：
[0004](1)负位线(Negative Bit-Line,NBL)技术：此技术能够增加传输闸晶体管的导通电流以增加写入的能力。NBL技术的原理是在写入周期的末段，在位线的电压已被下拉成0V时，通过电容性耦合(capacitive coupling)产生负电位，再通过电荷分享(charge sharing)的原理将该负电位传入位线，以加大传输闸晶体管的闸级与源级之间的跨压(VGS)，从而增加传输闸晶体管的导通能力，使传输闸晶体管的电流大于上拉晶体管的电
流，并让储存节点的电位能被下拉成0V，以完成写入的动作。图2示出了公知的NBL技术的写入辅助电路202及传统SRAM写入电路204，其中电路及信号的标识/符号说明详见下文表2，部分常见的组件与符号(例如：晶体管、反相器与接地端)在此不予赘述。图3示出了图2的信号的时序图，其中垂直虚线是时间对齐的参考线。目前NBL技术的缺点包括：电荷分享电容(CSC)须足够大，以匹配不同位线长度所对应的寄生电容，才能将该位线(BLT/BLB)的电位拉得够低；然而，由于电荷分享电容在每个写入周期都须完全地充电和放电，电荷分享电容愈大，功耗就愈大。更多已知的NBL技术可详见下列美国专利文件/专利申请公开文件：US8233342；US8363453；US9070432；US20070081379A1。表2表2
[0005](2)降低SRAM储存单元的电源电压(VDDC)技术：此技术能够通过削弱上拉晶体管的电流能力，使写入操作更容易。降低电源电压技术的原理是在写入周期的初期，将所选择的行SRAM储存单元的电压(例如：图4的VDDC0～VDDCn-1的其中之一)降低或切断，使传输闸晶体管的电流更容易大于上拉晶体管的电流，从而让储存节点的电位能被下拉成0V，以完成写入的动作。图4示出了降低电源电压技术的写入辅助电路410(电源模块)包含在传统SRAM写入电路400，也示出了写入辅助电路410中的电源单元的范例412，其中电路及信号的标识/符号说明详见下文表3，部分常见的组件与符号(例如：晶体管与接地端)在此不予赘述。图5示出了图4的信号的时序图，其中垂直虚线是时间对齐的参考线。目前降低电源电压技术的缺点包括：降低或切断行SRAM储存单元的电压(例如：降低一个二极管的导通电压，如美国专利US6549453所述)，可能影响该行SRAM储存单元锁住数据的能力。降低电源电压技术可详见下列美国专利文件：US6549453；US7324368；US7596012；US8630132；US7835217；US2007/0121370。表3
技术实现思路
[0006]本专利技术申请的一个目的在于提供一种用于静态随机存取内存(SRAM)写入辅助的装置与方法。
[0007]本专利技术申请的装置的一个实施例中，该装置包含电源电路、写入驱动电路、电荷分享电路、耦合电容充电电路、以及负电压耦合电路。该电源电路用来于写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元(column of SRAM cells)，再依据该供电选择信号停止供应该电源电压给该行SRAM储存单元，使该行SRAM储存单元的供电端的电压处于浮动状态。该写入驱动电路耦接于该行SRAM储存单元与负电压耦合电路之间，用来在写入驱动阶段依据数据信号而导通，以将该行SRAM储存单元的位线经由该负电压耦合电路耦接至第一低电压端(例如：接地端)，从而将该位线的电压拉至该第一低电压端的电压。该电荷分享电路耦接于该电源电路与该负电压耦合电路之间，用来在电荷分享阶段依据电荷分享控制信号而导通，以令该行SRAM储存单元的该供电端耦接该负电压耦合电路的电容的第一端，从而令该供电端的电压通过充电该电容而下降。该耦合电容充电电路包含充电开关，该充电开关耦接于操作电压端与该电容的第一端之间，用来在充电阶段依据该电荷分享控制信号与第一开关信号而导通，从而让该操作电压端的电压充电该电容，其中该电荷分享电路在该充电阶段依据该电荷分享控制信号而不导通。该负电压耦合电路包含该电容；在负电位产生阶段，该电容的第一端耦接第二低电压端(例如：接地端)，该电容的第二端经由该写入驱动器耦接该行SRAM储存单元的位线，以将该位线的电压拉低；另外，在该负电位产生阶段，该充电开关不导通，且该行SRAM储存单元的位线经由该负电压耦合电路至该第一低电压端之间的路径不导通。
[0008]本专利技术申请的方法的一个实施例中，该方法包含下列步骤：在写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元，再依据该供电选择信号停止供应该电源电压给该行SRAM储存单元，使该行SRAM储存单元的电源端的电压处于浮动状态；在写入驱动阶段，依据数据信号导通该行SRAM储存单元与电压耦合电路之间的路径，以将该行SRAM储存单元的位线经由该电压耦合电路耦接至第一低电压端(例如：接地端)，从而将该位线的电压拉至该第一低电压端的电压；在电荷分享阶段，依据电荷分享控制信号导通该行SRAM储存单元的电源端与该电压耦合电路的电容的第一端之间的路径，从而令该电源端的电压通过充电该电容而下降；在充电阶段，依据该电荷分享控制信号与第一开关信号导通操作电压端与该电容的第一端之间的路径，从而让该操作电压端的电压充电该电容，其中在该充电阶段该行SRAM储存单元的电源端与该电容的第一端之间的路径不导通；以及在电位产生阶段，令该电容的第一端耦接第二低电压端(例如：接地端)，并令该电容的第二端耦接该行SRAM储存单元的位线，以将该位线的电压拉低，其中在该电位产生阶段，该操作电压端与该电容的第一端之间的路径不导通，且该行SRAM储存单元的位线经由该电压耦合电路
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【技术保护点】
【技术特征摘要】
1.一种用于静态随机存取内存(SRAM)写入辅助的装置，其特征在于，所述装置包含：电源电路，用来在写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元(column of SRAM cells)，再依据所述供电选择信号停止供应所述电源电压给所述行SRAM储存单元，使所述行SRAM储存单元的电源端的电压处于浮动状态；写入驱动电路，耦接于所述行SRAM储存单元与负电压耦合电路之间，用来在写入驱动阶段依据数据信号而导通，以将所述行SRAM储存单元的位线经由所述负电压耦合电路耦接至第一低电压端，从而将所述位线的电压拉至所述第一低电压端的电压；电荷分享电路，耦接于所述电源电路与所述负电压耦合电路之间，用来在电荷分享阶段依据电荷分享控制信号而导通，以令所述行SRAM储存单元的所述电源端耦接所述负电压耦合电路的电容的第一端，从而令所述电源端的电压通过充电所述电容而下降；耦合电容充电电路，包含充电开关，所述充电开关耦接于操作电压端与所述电容的所述第一端之间，用来在充电阶段依据所述电荷分享控制信号与第一开关信号而导通，从而让所述操作电压端的电压充电所述电容，其中所述电荷分享电路在所述充电阶段依据所述电荷分享控制信号而不导通；以及所述负电压耦合电路，包含所述电容，其中所述电容的所述第一端在负电位产生阶段耦接第二低电压端，所述电容的第二端在所述负电位产生阶段经由所述写入驱动器耦接所述行SRAM储存单元的所述位线，以将所述位线的电压拉低；其中，在所述负电位产生阶段，所述充电开关不导通，且所述行SRAM储存单元的所述位线经由所述负电压耦合电路至所述第一低电压端之间的路径不导通。2.根据权利要求1所述的装置，其特征在于，所述电荷分享电路包含：行选择开关，用来在所述电荷分享阶段依据行选择信号而导通，以令所述行SRAM储存单元的所述电源端耦接电荷分享开关，其中所述行选择信号对应所述供电选择信号；以及所述电荷分享开关，用来依据所述电荷分享控制信号而导通，以令所述行SRAM储存单元的所述电源端耦接所述电容的所述第一端。3.根据权利要求1所述的装置，其特征在于，所述耦合电容充电电路包含：充电控制电路，用来依据所述电荷分享控制信号与所述第一开关信号产生充电控制信号；以及所述充电开关，用来依据所述充电控制信号以导通或不导通。4.根据权利要求1所述的装置，其特征在于，所述负电压耦合电路包含：开关信号产生电路，用来依据写入辅助控制信号产生所述第一开关信号；第一开关，耦接于所述电容的所述第二端与所述第一低电压端之间，用来在所述电荷分享阶段与所述充电阶段依据所述第一开关信号而导通，并在所述负电位产生阶段依据所述第一开关信号而不导通；以及第二开关，耦接于所述电容的所述第一端与所述第二低电压端之间，用来在所述电荷分享阶段与所述充电阶段依据所述写入辅助控制信号而不导通，以及在所述负电位产生阶段依据所述写入辅助控制信号而导通。5.根据权利要求4所述的装置，其特征在于，所述开关信号产生电路包含：第一反相器，用来接收所述写入辅助控制信号以产生所述第一开关信号；以及第二反相器，用来接收所述第一开关信号以产生相同于所述写入辅助控制信号的第二
开关信...
【专利技术属性】
技术研发人员：李鸿瑜，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：
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