具有低速SerDes接口的发送器、接收器及其电路设计方法技术

本发明专利技术提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。该发送器包括SerDes模拟电路和SerDes数字电路，SerDes数字电路包括：四分频模块，用于将SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t。时钟tx_clk_20t。时钟tx_clk_20t。

【技术实现步骤摘要】
具有低速SerDes接口的发送器、接收器及其电路设计方法


[0001]本专利技术涉及SerDes
，尤其涉及一种具有低速SerDes接口的发送器、接收器及其电路设计方法。

技术介绍

[0002]随着科学技术的不断发展，在电子通信领域，传输数据的技术不断提高，传输的速率也不断的加快。SerDes (Serializer/Deserializer，串行器/解串器)技术是高速串行数据传输领域的一个重大专利技术。SerDes这个名字的由来，是由串行器（Serlializer）和解串器（Deserializer）这两个单词组合而来的。SerDes是典型的数模混合系统，目前SerDes中主要采用自同步的方式，即接口传送的数据中包含了时钟的信息，通过接收端（Rx）的时钟数据恢复（Clock Data Recovery，CDR）电路完成对接收数据的时钟抽取和数据再采样，最终恢复出正确的数据。SerDes其实就是一种串并/并串转换设备，通常在发送的过程中将低速的并行数据转换为高速的串行数据发送出去，而在接收的过程中将高速的串行数据转换回低速的并行数据。最大程度的利用串行数据传输快的特点，而将数据传输的速率提高到Gbps 的量级。
[0003]随着集成电路设计和芯片制造工艺的快速发展，通信设备的芯片中用于高速数据传输的SerDes接口速率快速提高并可以兼容多种通信传输协议，目前各大IC制造厂商通用的SerDes接口芯片一般可以支持RapidIO 3.2，PCIe 4.0（peripheral component interconnect express，高速串行计算机扩展总线标准），16G/8G/4G/2G FC（Fibre Channel，光纤总线），1000Base
‑
X（光纤吉比特以太网)，10GBase
‑
KR（背板以太网接口标准）等协议。由于历史原因，目前交换芯片通信网络中仍然存在大量低速率的通信接口，典型的低速通信接口为1G FC协议的1.0625Gbps和1G SRIO协议的1.25Gbps。由于现有的高速SerDes接口IP为了支持更高速率信号而提高了锁相环中心频率，现有的高速SerDes接口IP的模拟电路部分已经无法提供1.0625Gbps和1.25Gbps所需的采样时钟。
[0004]为了兼容交换芯片网络中1G FC协议的1.0625Gbps SerDes或者1G SRIO协议的1.25Gbps接口IP，继续采用过去的低速工艺和低速接口IP设计1.0625Gbps/1.25GbpsSerDes芯片，将导致整个芯片低速和高功耗的缺陷。在现有的制造工艺下重新研究开发1.0625Gbps/1.25Gbps SerDes接口IP，或者将旧的1.0625Gbps/1.25Gbps SerDes接口IP移植到新的制造工艺上，其研究开发的代价很大，存在适配新技术的风险，而且旧的SerDes接口IP的需求量不大，导致成本较高，经济效益差。

技术实现思路

[0005]针对在现有的制造工艺下重新研究开发1.0625Gbps SerDes接口IP，或者将旧的1.0625Gbps SerDes接口IP移植到新的制造工艺上所存在的成本高、适配新技术风险大的问题，本专利技术提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。
[0006]第一方面，本专利技术提供一种具有低速SerDes接口的发送器，包括SerDes模拟电路
和SerDes数字电路，所述SerDes数字电路包括：四分频模块、异步FIFO模块、tx_data_repeat_gen模块和位宽转换模块；所述四分频模块，用于将所述SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；所述异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；所述tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；所述位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；所述SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生并行数据发送时钟tx_clk_20t；其中，当SerDes模拟电路的速率配置为2.125Gbps时，所述发送器为具有1.0625Gbps低速SerDes接口的发送器，对应的协议控制器为FC控制器；当SerDes模拟电路的速率配置为2.5Gbps时，所述发送器为具有1.25Gbps低速SerDes接口的发送器，对应的协议控制器为SRIO控制器。
[0007]第二方面，本专利技术提供一种具有低速SerDes接口的接收器，包括SerDes模拟电路和SerDes数字电路，所述SerDes数字电路包括：四分频模块、位宽转换模块和rx_data_rm_repeat_gen模块；所述SerDes模拟电路，用于将从其高速差分串行通道线RX_P/RX_N接收到的高速差分串行数据转换为位宽为20bit的并行数据rx_data_20，以及产生SerDes并行数据接收时钟rx_clk_20t；所述四分频模块，用于将所述SerDes模拟电路产生的SerDes并行数据接收时钟rx_clk_20t进行四分频产生控制器的并行数据接收时钟rx_par_clk输入至协议控制器；所述位宽转换模块，用于对所述SerDes模拟电路输出的数据rx_data_20进行20bit到80bit的位宽转换；所述rx_data_rm_repeat_gen模块，用于将位宽转换模块输出的一个位宽为80bit的数据rx_data_80的每两个bit均删除一个bit，得到一个位宽为40bit的rx_data_40，并将其输入至协议控制器，进行后续数据处理；其中，当SerDes模拟电路的速率配置为2.125Gbps时，所述接收器为具有1.0625Gbps低速SerDes接口的接收器，对应的协议控制器为FC控制器；当SerDes模拟电路的速率配置为2.5Gbps时，所述接收器为具有1.25Gbps低速SerDes接口的接收器，对应的协议控制器为SRIO控制器。
[0008]第三方面，本专利技术提供一种具有低速SerDes接口的发送器的电路设计方法，不改变发送器中的原有SerDes模拟电路，对发送器中的原有SerDes数字电路进行修改，修改后的SerDes数字电路包括四分频模块、异步FIFO模块、tx_data_repeat_gen模块和位宽转换模块，所述方法还包括：当需要支持FC协议时，将SerDes模拟电路的速率配置为2.125Gbps，所述SerDes模拟电路产生SerDes并行数据发送时钟tx_clk_20t；或者，当需要支持SRIO协议时，将SerDes
模拟电路的速率配置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.具有低速SerDes接口的发送器，包括SerDes模拟电路和SerDes数字电路，其特征在于，所述SerDes数字电路包括：四分频模块、异步FIFO模块、tx_data_repeat_gen模块和位宽转换模块；所述四分频模块，用于将所述SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；所述异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；所述tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；所述位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；所述SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t；其中，当SerDes模拟电路的速率配置为2.125Gbps时，所述发送器为具有1.0625Gbps低速SerDes接口的发送器，对应的协议控制器为FC控制器；当SerDes模拟电路的速率配置为2.5Gbps时，所述发送器为具有1.25Gbps低速SerDes接口的发送器，对应的协议控制器为SRIO控制器。2.具有低速SerDes接口的接收器，包括SerDes模拟电路和SerDes数字电路，其特征在于，所述SerDes数字电路包括：四分频模块、位宽转换模块和rx_data_rm_repeat_gen模块；所述SerDes模拟电路，用于将从其高速差分串行通道线RX_P/RX_N接收到的高速差分串行数据转换为位宽为20bit的并行数据rx_data_20，以及产生SerDes并行数据接收时钟rx_clk_20t；所述四分频模块，用于将所述SerDes模拟电路产生的SerDes并行数据接收时钟rx_clk_20t进行四分频产生控制器的并行数据接收时钟rx_par_clk输入至协议控制器；所述位宽转换模块，用于对所述SerDes模拟电路输出的数据rx_data_20进行20bit到80bit的位宽转换；所述rx_data_rm_repeat_gen模块，用于将位宽转换模块输出的一个位宽为80bit的数据rx_data_80的每两个bit均删除一个bit，得到一个位宽为40bit的rx_data_40，并将其输入至协议控制器，进行后续数据处理；其中，当SerDes模拟电路的速率配置为2.125Gbps时，所述接收器为具有1.0625Gbps低速SerDes接口的接收器，对应的协议控制器为FC控制器；当SerDes模拟电路的速率配置为2.5Gbps时，所述接收器为具有1.25Gbps低速SerDes接口的接...

【专利技术属性】
技术研发人员：张传波，吕平，刘勤让，虎艳宾，李沛杰，张丽，沈剑良，张帆，张文建，丁瑞浩，
申请(专利权)人：中国人民解放军战略支援部队信息工程大学，
类型：发明
国别省市：