像素控制电路制造技术

本申请提供一种像素控制电路；该像素控制电路包括输出单元、上拉单元和下拉单元，输出单元包括第一输出控制端、第二输出控制端和控制信号输出端，上拉单元包括第一高压输入端和第一输出端，第一高压输入端电性连接高压信号线，第一输出端电性连接第一输出控制端，下拉单元包括第二输出端，第二输出端电性连接第二输出控制端。本申请通过高压信号线向上拉单元提供恒高压信号，进而对像素控制信号的输出进行调控，提升了该像素控制电路输出的像素控制信号的稳定性。信号的稳定性。信号的稳定性。

【技术实现步骤摘要】
像素控制电路


[0001]本申请涉及显示
，尤其涉及一种像素控制电路。

技术介绍

[0002]主动矩阵有机发光二极管(AMOLED)显示面板因其具有高对比度、广色域、低功耗、可折叠等特性，逐渐成为新一代主流显示技术。AMOLED中通过像素电路驱动每个像素单元内的有机发光二极管进行发光。为了降低AMOLED显示面板的功耗，提升显示器件的续航能力，会在像素电路中将低温多晶硅晶体管与氧化物晶体管进行组合使用，即形成低温多晶硅氧化物(LTPO)的晶体管组合电路。像素电路的输出需要通过控制信号进行调整，而控制信号是由像素控制电路提供。目前，像素控制电路会通过一个时钟信号对其输出单元的输出进行控制，但是该时钟信号同时供给多个信号输入端，导致其负载较大，电压上升或下降所需时间增加，进而影响控制信号的输出，最终导致显示异常。
[0003]所以，目前的像素控制电路存在像素控制信号输出异常的技术问题。

技术实现思路

[0004]本申请提供一种像素控制电路，用于缓解目前像素控制电路存在的像素控制信号输出异常的技术问题。
[0005]本申请提供一种像素控制电路，其包括：
[0006]输出单元，所述输出单元包括第一输出控制端、第二输出控制端和控制信号输出端；
[0007]上拉单元，所述上拉单元包括第一高压输入端和第一输出端，所述第一高压输入端电性连接高压信号线，所述第一输出端电性连接所述第一输出控制端；
[0008]下拉单元，所述下拉单元包括第二输出端，所述第二输出端电性连接所述第二输出控制端。
[0009]在本申请的像素控制电路中，所述上拉单元包括第一晶体管，所述第一晶体管电性连接于所述第一高压输入端与所述第一输出端之间。
[0010]在本申请的像素控制电路中，所述第一晶体管的源极电性连接所述第一高压输入端，所述第一晶体管的漏极电性连接所述第一输出端。
[0011]在本申请的像素控制电路中，所述第一晶体管的栅极电性连接所述第二输出端。
[0012]在本申请的像素控制电路中，所述输出单元包括第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极电性连接，所述第二晶体管的源极电性连接第一时钟输入端，所述第二晶体管的漏极电性连接所述控制信号输出端；
[0013]所述第一时钟输入端电性连接第一时钟信号线。
[0014]在本申请的像素控制电路中，所述输出单元还包括第三晶体管，所述第三晶体管的栅极电性连接所述第二输出端，所述第三晶体管的源极电性连接第一低压输入端，所述第三晶体管的漏极电性连接所述控制信号输出端；
[0015]所述第一低压输入端电性连接低压信号线。
[0016]在本申请的像素控制电路中，所述上拉单元还包括第二低压输入端、第三低压输入端、第二时钟输入端、第三时钟输入端、第四时钟输入端和第五时钟输入端；
[0017]所述第二低压输入端和所述第三低压输入端均电性连接所述低压信号线；
[0018]所述第二时钟输入端电性连接第二时钟信号线；
[0019]所述第三时钟输入端和所述第四时钟输入端均电性连接第三时钟信号线；
[0020]所述第五时钟输入端电性连接所述第一时钟信号线。
[0021]在本申请的像素控制电路中，所述上拉单元还包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容；
[0022]所述第四晶体管的栅极和源极分别电性连接所述第二时钟输入端和所述第二低压输入端；
[0023]所述第五晶体管的栅极和源极分别电性连接所述第三低压输入端和所述第四晶体管的漏极；
[0024]所述第六晶体管的栅极和源极分别电性连接所述第五晶体管的漏极和所述第三时钟输入端；
[0025]所述第七晶体管的栅极、源极和漏极分别电性连接所述第四时钟输入端、所述第六晶体管的漏极和所述第一输出端；
[0026]所述第八晶体管的源极和漏极分别电性连接所述第五时钟输入端和所述第四晶体管的漏极；
[0027]所述第一电容的两极分别电性连接所述第六晶体管的栅极和漏极；
[0028]所述第二电容的两极分别电性连接所述第二晶体管的栅极和源极。
[0029]在本申请的像素控制电路中，所述下拉单元还包括控制信号输入端、第二高压输入端、第四低压输入端、第六时钟输入端、第七时钟输入端和第八时钟输入端；
[0030]所述控制信号输入端电性连接控制信号线；
[0031]所述第二高压输入端电性连接所述高压信号线；
[0032]所述第四低压输入端电性连接所述低压信号线；
[0033]所述第六时钟输入端电性连接所述第一时钟信号线；
[0034]所述第七时钟输入端电性连接所述第二时钟信号线；
[0035]所述第八时钟输入端电性连接所述第三时钟信号线。
[0036]在本申请的像素控制电路中，所述下拉单元还包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第三电容；
[0037]所述第九晶体管的栅极和源极分别电性连接所述第六时钟输入端和所述控制信号输入端；
[0038]所述第十晶体管的栅极、源极和漏极分别电性连接所述第七时钟输入端、所述第九晶体管的漏极和所述第八晶体管的栅极；
[0039]所述第十一晶体管的栅极、源极和漏极分别电性连接所述第四低压输入端、所述第十晶体管的漏极和所述第二输出端；
[0040]所述第十二晶体管的栅极和源极分别电性连接所述第四晶体管的漏极和所述第二高压输入端；
[0041]所述第十三晶体管的栅极、源极和漏极分别电性连接所述第二输出端、所述第八时钟输入端和所述第十二晶体管的漏极；
[0042]所述第三电容的两极分别电性连接所述第十二晶体管的漏极和所述第二输出端。
[0043]本申请的有益效果是：本申请提供一种像素控制电路，所述像素控制电路包括输出单元、上拉单元和下拉单元，所述输出单元包括第一输出控制端、第二输出控制端和控制信号输出端，所述上拉单元包括第一高压输入端和第一输出端，所述第一高压输入端电性连接高压信号线，所述第一输出端电性连接所述第一输出控制端，所述下拉单元包括第二输出端，所述第二输出端电性连接所述第二输出控制端。本申请通过高压信号线向上拉单元提供恒高压信号，该恒高压信号进一步通过第一输出端传输至第一输出控制端，进而对像素控制信号的输出进行调控，由于该恒高压信号的电压恒定，不会出现因负载大而导致的电压不稳，因而本申请实施例缓解了像素控制电路输出异常的问题，提升了像素控制信号的稳定性，有利于提高对应的显示面板的显示质量。
附图说明
[0044]下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
[0045]图1是本申请实施例提供的像素控制电路原理图。
[0046]图2是本申请实施例提供的像素控制电路的一种结构图。
[0047]图3是本申请实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素控制电路，其特征在于，包括：输出单元，所述输出单元包括第一输出控制端、第二输出控制端和控制信号输出端；上拉单元，所述上拉单元包括第一高压输入端和第一输出端，所述第一高压输入端电性连接高压信号线，所述第一输出端电性连接所述第一输出控制端；下拉单元，所述下拉单元包括第二输出端，所述第二输出端电性连接所述第二输出控制端。2.根据权利要求1所述的像素控制电路，其特征在于，所述上拉单元包括第一晶体管，所述第一晶体管电性连接于所述第一高压输入端与所述第一输出端之间。3.根据权利要求2所述的像素控制电路，其特征在于，所述第一晶体管的源极电性连接所述第一高压输入端，所述第一晶体管的漏极电性连接所述第一输出端。4.根据权利要求2所述的像素控制电路，其特征在于，所述第一晶体管的栅极电性连接所述第二输出端。5.根据权利要求2所述的像素控制电路，其特征在于，所述输出单元包括第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极电性连接，所述第二晶体管的源极电性连接第一时钟输入端，所述第二晶体管的漏极电性连接所述控制信号输出端；所述第一时钟输入端电性连接第一时钟信号线。6.根据权利要求5所述的像素控制电路，其特征在于，所述输出单元还包括第三晶体管，所述第三晶体管的栅极电性连接所述第二输出端，所述第三晶体管的源极电性连接第一低压输入端，所述第三晶体管的漏极电性连接所述控制信号输出端；所述第一低压输入端电性连接低压信号线。7.根据权利要求6所述的像素控制电路，其特征在于，所述上拉单元还包括第二低压输入端、第三低压输入端、第二时钟输入端、第三时钟输入端、第四时钟输入端和第五时钟输入端；所述第二低压输入端和所述第三低压输入端均电性连接所述低压信号线；所述第二时钟输入端电性连接第二时钟信号线；所述第三时钟输入端和所述第四时钟输入端均电性连接第三时钟信号线；所述第五时钟输入端电性连接所述第一时钟信号线。8.根据权利要求7所述的像素控制电路，其特征在于，所述上拉单元还包括第四晶体管、第五晶体管、第六晶体管、第七晶体...

【专利技术属性】
技术研发人员：吴剑龙，胡俊艳，
申请(专利权)人：武汉华星光电半导体显示技术有限公司，
类型：发明
国别省市：