本申请实施例公开了一种时钟多路复用器不仅包括两个时钟输入模块，还包括两个时钟信号产生模块，其中，时钟输入模块不仅通过时钟信号输出端输出时钟输出信号给第一逻辑门，还通过使能信号输出端输出使能信号，该使能信号和选择信号共同激发时钟信号产生模块产生时钟信号作为该时钟输入模块的时钟输入信号。可见，时钟多路复用器中的两个时钟输入模块的时钟输入信号均由各自的使能信号和选择信号共同激发产生，因此，切换时钟时选择信号发生改变，导致两个时钟输入模块的时钟输入信号产生改变。在切换时钟前目的时钟可自动开启，在切换时钟后源时钟可自动关闭，无需附加其他控制电路使得时钟多路复用器的使用电路简化。电路使得时钟多路复用器的使用电路简化。电路使得时钟多路复用器的使用电路简化。
【技术实现步骤摘要】
一种时钟多路复用器及电子设备
[0001]本申请实施例涉及数字电路领域，特别涉及一种时钟多路复用器及电子设备。
技术介绍
[0002]集成电路包括多个协同工作的功能电路模块，每个功能电路都有由时钟驱动。不同的功能电路模块可能需要不同频率的时钟信号，比如，集成电路的第一功能电路模块在第一时钟信号下工作，第二功能电路模块在第二时钟信号下工作，这种集成电路被称为异步集成电路。
[0003]时钟多路复用器(Clock Multiplexer，Clock MUX)用于提供具有不同频率的时钟信号，可以根据具体需求进行时钟信号的选择。但是目前的时钟多路复用器，在切换时钟前目的时钟无法自动开启，在切换时钟后源时钟无法自动关闭，需要附加其他控制电路才能实现，这将使得时钟多路复用器的使用电路复杂化。
技术实现思路
[0004]本申请的目的在于提供一种时钟多路复用器，其能够至少改善上述部分技术问题。
[0005]本申请的实施例是这样实现的：
[0006]本申请提供一种时钟多路复用器，其包括：
[0007]第一时钟输入模块、第二时钟输入模块、第一时钟信号产生模块、第二时钟信号产生模块和第一逻辑门；
[0008]所述第一时钟输入模块包括第一时钟信号输入端、第一选择信号输入端、第一时钟信号输出端和第一使能信号输出端；
[0009]所述第二时钟输入模块包括第二时钟信号输入端、第二选择信号输入端、第二时钟信号输出端和第二使能信号输出端；
[0010]所述第一使能信号输出端和所述第一选择信号输入端分别与所述第一时钟信号产生模块的两个输入端连接，所述第一时钟信号产生模块的输出端与所述第一时钟信号输入端连接；
[0011]所述第二使能信号输出端和所述第二选择信号输入端分别与所述第二时钟信号产生模块的两个输入端连接，所述第二时钟信号产生模块的输出端与所述第二时钟信号输入端连接；
[0012]所述第一选择信号输入端和所述第二选择信号输入端之间连接有一个第二逻辑门，所述第一时钟信号输出端和所述第二时钟信号输出端分别与所述第一逻辑门的两个输入端连接。
[0013]可以理解，本申请公开了一种时钟多路复用器，用以实现二选一的时钟信号选择。该时钟多路复用器不仅包括两个时钟输入模块，还包括两个时钟信号产生模块。其中，时钟输入模块不仅通过时钟信号输出端输出时钟信号给第一逻辑门，还通过使能信号输出端输
出使能信号，该使能信号和选择信号共同激发时钟信号产生模块产生时钟信号作为该时钟输入模块的时钟输入信号。可见，时钟多路复用器中的两个时钟输入模块的时钟输入信号均由各自的使能信号和选择信号共同激发产生，因此，切换时钟时选择信号发生改变，导致两个时钟输入模块的时钟输入信号产生改变。在切换时钟前目的时钟可自动开启，在切换时钟后源时钟可自动关闭，无需附加其他控制电路使得时钟多路复用器的使用电路简化。
[0014]在本申请可选的实施例中，所述第一时钟信号产生模块包括第三逻辑门和第一时钟信号产生单元，所述第三逻辑门的两个输入端分别与所述第一选择信号输入端和所述第一使能信号输出端连接，所述第三逻辑门的输出端与所述第一时钟信号产生单元的输入端连接，所述第一时钟信号产生单元的输出端与所述第一时钟信号输入端连接；
[0015]所述第二时钟信号产生模块包括第四逻辑门和第二时钟信号产生单元，所述第四逻辑门的两个输入端分别与所述第二选择信号输入端和所述第二使能信号输出端连接，所述第四逻辑门的输出端与所述第二时钟信号产生单元的输入端连接，所述第二时钟信号产生单元的输出端与所述第二时钟信号输入端连接。
[0016]在本申请可选的实施例中，所述第一时钟输入模块包括第五逻辑门、第六逻辑门、第一触发器和第二触发器；所述第五逻辑门的第一输入端与所述第一选择信号输入端连接，所述第五逻辑门的输出端与所述第一触发器的输入端连接，所述第一触发器的输出端与所述第二触发器的输入端连接，所述第二触发器的第一输出端与所述第一使能信号输出端连接，所述第二触发器的第二输出端还与所述第六逻辑门的第一输入端连接，所述第一时钟信号输入端分别与所述第一触发器的控制端、所述第二触发器的控制端和所述第六逻辑门的第二输入端连接；
[0017]所述第二时钟输入模块包括第七逻辑门、第八逻辑门、第三触发器和第四触发器；所述第七逻辑门的第一输入端与所述第二选择信号输入端连接，所述第七逻辑门的输出端与所述第三触发器的输入端连接，所述第三触发器的输出端与所述第四触发器的输入端连接，所述第四触发器的第一输出端与所述第二使能信号输出端连接，所述第四触发器的第二输出端还与所述第八逻辑门的第一输入端连接，所述第二时钟信号输入端分别与所述第三触发器的控制端、所述第四触发器的控制端和所述第八逻辑门的第二输入端连接；
[0018]其中，所述第六逻辑门输出端和所述第八逻辑门输出端分别与所述第二逻辑门的两个输入端连接；
[0019]所述第二触发器的第二输出端与所述第七逻辑门的第二输入端连接，所述第四触发器的第二输出端与所述第五逻辑门的第二输入端连接。
[0020]在本申请可选的实施例中，所述第一时钟信号产生模块还包括第九逻辑门；所述第九逻辑门的第一输入端与所述第三逻辑门的输出端连接，所述第九逻辑门的第二输入端与所述第四触发器的第二输出端连接，所述第九逻辑门的输出端与所述第一时钟信号产生单元的输入端连接；
[0021]所述第二时钟信号产生模块还包括第十逻辑门，所述第十逻辑门的第一输入端与所述第四逻辑门的输出端连接，所述第十逻辑门的第二输入端与所述第二触发器的第二输出端连接。
[0022]可以理解，时钟多路复用器中的两个时钟输入模块的时钟输入信号不仅由各自的使能信号和选择信号激发产生，还受到另一时钟输入模块的后一个触发器的第二输出端所
输出的信号的影响。切换时钟信号时，在选择信号发生改变后，目的时钟信号的提前开启时钟脉冲周期缩短为固定数量，时钟多路复用器的输出时钟信号以尽可能快的速度转换为目的时钟信号，提高了时钟多路复用器的反应速度。
[0023]在本申请可选的实施例中，所述第一时钟信号产生单元包括第一时钟门控，所述第一时钟门控的两个输入端分别与所述第三逻辑门的输出端和第一时钟信号发生器连接，所述第一时钟门控的输出端与所述第一时钟信号输入端连接；所述第二时钟信号产生单元包括第二时钟门控，所述第二时钟门控的两个输入端分别与所述第四逻辑门的输出端和第二时钟信号发生器连接，所述第二时钟门控的输出端与所述第二时钟信号输入端连接。
[0024]在使用时钟门控作为时钟信号产生单元的情况下，在切换时钟前目的时钟可自动开启，但是目的时钟信号开启后的第一个脉冲可能是不完整的。
[0025]在本申请可选的实施例中，所述第一时钟信号产生单元包括第一时钟产生电路，所述第一时钟产生电路的输入端与所述第三逻辑门的输出端连接，所述第一时钟产生电路的输出端与所述第一时钟信号输入端连接；所述第二时钟信号产生单元包括第二时钟产生电路，所述第二时本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种时钟多路复用器，其特征在于，包括：第一时钟输入模块、第二时钟输入模块、第一时钟信号产生模块、第二时钟信号产生模块和第一逻辑门；所述第一时钟输入模块包括第一时钟信号输入端、第一选择信号输入端、第一时钟信号输出端和第一使能信号输出端；所述第二时钟输入模块包括第二时钟信号输入端、第二选择信号输入端、第二时钟信号输出端和第二使能信号输出端；所述第一使能信号输出端和所述第一选择信号输入端分别与所述第一时钟信号产生模块的两个输入端连接，所述第一时钟信号产生模块的输出端与所述第一时钟信号输入端连接；所述第二使能信号输出端和所述第二选择信号输入端分别与所述第二时钟信号产生模块的两个输入端连接，所述第二时钟信号产生模块的输出端与所述第二时钟信号输入端连接；所述第一时钟信号输出端和所述第二时钟信号输出端分别与所述第一逻辑门的两个输入端连接，所述第一选择信号输入端和所述第二选择信号输入端之间连接有一个第二逻辑门。。2.根据权利要求1所述的时钟多路复用器，其特征在于，所述第一时钟信号产生模块包括第三逻辑门和第一时钟信号产生单元，所述第三逻辑门的两个输入端分别与所述第一选择信号输入端和所述第一使能信号输出端连接，所述第三逻辑门的输出端与所述第一时钟信号产生单元的输入端连接，所述第一时钟信号产生单元的输出端与所述第一时钟信号输入端连接；所述第二时钟信号产生模块包括第四逻辑门和第二时钟信号产生单元，所述第四逻辑门的两个输入端分别与所述第二选择信号输入端和所述第二使能信号输出端连接，所述第四逻辑门的输出端与所述第二时钟信号产生单元的输入端连接，所述第二时钟信号产生单元的输出端与所述第二时钟信号输入端连接。3.根据权利要求1至3任一项所述的时钟多路复用器，其特征在于，所述第一时钟输入模块包括第五逻辑门、第六逻辑门、第一触发器和第二触发器；所述第五逻辑门的第一输入端与所述第一选择信号输入端连接，所述第五逻辑门的输出端与所述第一触发器的输入端连接，所述第一触发器的输出端与所述第二触发器的输入端连接，所述第二触发器的第一输出端与所述第一使能信号输出端连接，所述第二触发器的第二输出端还与所述第六逻辑门的第一输入端连接，所述第一时钟信号输入端分别与所述第一触发器的控制端、所述第二触发器的控制端和所述第六逻辑门的第二输入端连接；所述第二时钟输入模块包括第七逻辑门、第八逻辑门、第三触发器和第四触发器；所述第七逻辑门的第一输入端与所述第二选择信号输入端连接，所述第七逻辑门的输出端与所述第三触发器的输入端连接，所...
【专利技术属性】
技术研发人员：谭亚伟，王潘丰，王海力，崔运东，
申请(专利权)人：京微齐力深圳科技有限公司，
类型：发明
国别省市：
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