一种基于CMOS结构的宽带高线性低噪声放大器电路制造技术

本发明专利技术公开了一种基于CMOS结构的宽带高线性低噪声放大器电路，其特征是：为由输入级、中间级与输出级组成的三级级联结构，其中，输入级采用二级级联共栅结构，用于实现射频宽带匹配及低噪声放大功能；中间级采用分布式共源放大器结构，用于实现信号的宽带延展与信号放大，输出级采用功率放大器设计结构，用于实现射频信号的输出匹配及功率驱动功能。本发明专利技术实现了在宽频带500MHz~2.5GHz频率范围内宽带高线性工作，性能良好，实现基于CMOS结构的宽带高线性低噪声放大器，可实现后续整个系统的单片集成。片集成。片集成。

【技术实现步骤摘要】
一种基于CMOS结构的宽带高线性低噪声放大器电路


[0001]本专利技术属于集成电路的领域，主要涉及一种基于CMOS结构的宽带高线性低噪声放大器电路。

技术介绍

[0002]当前CMOS工艺节点已达到100GHz以上，可实现RF（Radio Frequency）前端单元器件制备，完成微波射频前端与后端数字电路集成，实现整个微波收发芯片单片集成，使硅基微系统成为现实，基于CMOS工艺实现RF前端电路设计与制备为当前的研究热点之一。
[0003]随着无线通信技术逐步向高速化、大带宽等方向发展，宽带低噪声放大器为射频收发系统第一级系统，需要有放大信号，抑制各级电路噪声，改善通信系统灵敏度等性能要求，是整个接收系统的关键器件。本专利技术基于CMOS结构设计了一款高宽带高线性放大器电路结构，可实现在500MHz~2.5GHz频率范围内工作，同时满足P波段、L波段及S波段综合射频（通信、雷达、电子战）收发系统中实现应用。

技术实现思路

[0004]本专利技术针对现有技术中的不足，提供一种在500MHz~2.5GHz频率范围内工作的宽带高线性低噪声放大器设计电路结构，实现了在宽频带500MHz~2.5GHz频率范围内宽带高线性工作，性能良好，实现基于CMOS结构的宽带高线性低噪声放大器，可实现后续整个系统的单片集成。
[0005]为实现上述技术目的，本专利技术采取的技术方案为：一种基于CMOS结构的宽带高线性低噪声放大器电路，为由输入级、中间级与输出级组成的三级级联结构，其中，输入级采用二级级联共栅结构，用于实现射频宽带匹配及低噪声放大功能；中间级采用分布式共源放大器结构，用于实现信号的宽带延展与信号放大，输出级采用功率放大器设计结构，用于实现射频信号的输出匹配及功率驱动功能。
[0006]本专利技术的进一步的优化方案为：上述的输入级、中间级与输出级之间的级间匹配采用电容匹配。
[0007]上述的输入级的二级级联共栅结构中，其中一共栅结构连接VDD。
[0008]上述的宽带高线性低噪声放大器电路应用于500M~3G宽频率范围内，覆盖 P波段、L波段及S波段射频综合信号范围。
[0009]输入级采用二级级联共栅结构，包括第一NMOS管，第二NMOS管，其中第一NMOS管栅极连接信号输入端，第二级NMOS管源极与第一级NMOS管漏极相连，第二级NMOS管栅极、漏极连接VDD；中间级采用级联共源放大器结构，包括第一NMOS管、第二NMOS管、第三NMOS管或更多NMOS管，各个NMOS管采用并联结构，其中每一NMOS管栅极、源极相连，漏极相连，第一级匹配后信号分别通过第一NMOS管、第二NMOS管、第三NMOS管等管的栅极，输出信号由多级NMOS
管漏极连接输出；输出级采用采用功率放大器设计结构，其中包括第一NMOS管，RF反馈电阻组成，中间级输出信号与第一NMOS栅极连接，RF一端连接第一NMOS的漏极，另一端连接第一NMOS的栅极，信号由第一NMOS管的漏极输出。
[0010]本专利技术基于CMOS集成电路，采用输入级、中间级及输出级三级级联结构构架基础专利技术设计了一款适用于500M~3G宽频率范围内，覆盖 P波段、L波段及S波段射频综合（通信、雷达、电子战）信号应用的宽带高线性度低噪声放大器集成芯片电路。
[0011]输入级采用二级级联共栅结构，降低噪声，增加反向隔离度；中间级采用分布式放大器电路结构，实现工作带宽延展，采用高阻抗共源放大器结构，实现高电压增益，并降低了级间匹配难度。输出级为功率放大器结构设计，采用单级共源电路结构，实现功率增益，增加电阻反馈，提升了放大器电路的整体线性度。级间匹配采用串并联电容匹配，提高芯片集成度，减少占用面积较大的电感使用。
附图说明
[0012]图1 宽带高线性低噪声放大器三级级联链路总体构架图图2 输入级二级级联共栅结构示例图图3 中间级分布式放大器电路共源结构示意图图4 输出级单级共源电阻负反馈结构示意图图5级间匹配电路示意图。
具体实施方式
[0013]以下结合附图对本专利技术的实施例作进一步详细描述。
[0014]本专利技术的宽带高线性低噪声放大器电路，基于CMOS电路结构，以MOSFET器件为基础进行设计与制备，该专利技术的宽带高线性低噪声放大器为三级级联结构，主要由输入级、中间级与输出级组成，输入级实现射频宽带匹配及低噪声放大功能，采用二级级联共栅结构；中间级实现信号的宽带延展与信号放大，采用分布式共源放大器结构；输出级主要实现射频信号的输出匹配及功率驱动功能，采用功率放大器设计结构，级间匹配采用电容匹配，具体如图1所示。
[0015]输入级为第一级，用于实现宽带频率范围内阻抗匹配功能并要有较低噪声以抑制后续电路噪声，为二级级联共栅电路结构，如图2所示，二级级联结构中的M2栅极连接VDD，用于隔离输出信号，增加反向隔离度；中间级为第二级电路，如图3所示，主要实现宽带范围内信号放大，为级联分布式放大器结构，延展带宽，分布式放大器采用高输入阻抗的共源结构，变为信号电压放大，从而降低级间匹配难度，减少电感，减少电感导致的芯片面积过大，提高电路集成度；输出级主要用于实现高功率增益，提升功率驱动，射频信号的输出匹配，并兼顾线性度，采用功率放大器设计，如图4所示，电路为单级共源结构，并进行电感负载设计可提高线性度，加入电阻RF负反馈结构提高电路稳定性；各级模块链路连接，因中间级分布式宽带放大器采用具有高输入阻抗的共源结构，高负载阻抗的放大器，级间匹配采用微调级间电容，如图5所示。
[0016]本次专利技术设计的电路结构的实现流程及原理为：输入级电路作为低噪声放大器第一级，必须要有较低的噪声及一定的增益，以抑制后续电路噪声，低噪声放大器输入级采用
二级级联共栅放大器电路，输入端近似实阻抗，寄生参数对影响较小, 不需要额外的片外匹配元件,与前端电路易于实现宽频带范围阻抗匹配，保证500M~3G宽频率范围内，即P波段、L波段及S波段射频综合（通信、雷达、电子战）信号有效功率传输，信号经过放大器输入级二级级联共栅电路，使信号具有一定的增益与较低的噪声，M2结构阻止输出信号反馈输入端进入中间级放大器电路。中间级主要延展宽带并提供足够的电压增益放大信号，中间级放大器采用分布式级联放大器结构，该结构可延展带宽，主要原理是利用晶体管的寄生电容构成人工传输线，将晶体管的寄生电容作为传输线特征阻抗的一部分，在很宽频带内以延迟换取增益。每一级电路采用单级共源结构，具有高阻抗，使信号为电压增益放大，信号经过输入级后有一定的增益但远远不够，在中间级实现宽频带范围内的信号放大。输出级放大器为低噪声放大器最后一级，具有较高的功率驱动，同时兼顾线性度和输出匹配特性，采用单级共源结构，提高功率增益，电阻反馈结构延展带宽，提高稳定性与线性度，经过中间级输出的放大信号经过中间级放大后进入输出级，进行功率放大，并具有高线性度与后段电路匹配后进行有效传输。因中间级分布式放大电路采用高阻抗共源结构，既可以实现电压增益传输，电路级间匹配也更容易，微调整级间匹配电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于CMOS结构的宽带高线性低噪声放大器电路，其特征是：为由输入级、中间级与输出级组成的三级级联结构，其中，输入级采用二级级联共栅结构，用于实现射频宽带匹配及低噪声放大功能；中间级采用分布式共源放大器结构，用于实现信号的宽带延展与信号放大，输出级采用功率放大器设计结构，用于实现射频信号的输出匹配及功率驱动功能。2.根据权利要求1所述的一种基于CMOS结构的宽带高线性低噪声放大器电路，其特征是：所述的输入级、中间级与输出级之间的级间匹配采用电容匹配。3.根据权利要求1所述的一种基于CMOS结构的宽带高线性低噪声放大器电路，其特征是：所述的输入级的二级级联共栅结构中，其中一共栅结构连接VDD。4.根据权利要求1所述的一种基于CMOS结构的宽带高线性低噪声放大器电路，其特征是：宽带高线性低噪声放大器电路应用于500M~3G宽频率范围内，覆盖 P波段、L波段及S波段射频综合信号...

【专利技术属性】
技术研发人员：李烁星，张萌，胡彦胜，陈自然，
申请(专利权)人：航天科工通信技术研究院有限责任公司，
类型：发明
国别省市：