本发明专利技术的实施方式的半导体装置具备半导体层、金属层及接合层，所述接合层设置于半导体层与金属层之间且包含多个银粒子和存在于多个银粒子之间的含有金的区域。多个银粒子之间的含有金的区域。多个银粒子之间的含有金的区域。
【技术实现步骤摘要】
半导体装置
[0001]关联申请
[0002]本申请享有以日本专利申请2020-52530号(申请日：2020年3月24日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
[0003]实施方式主要涉及半导体装置。
技术介绍
[0004]在功率半导体模块中，例如在金属基体之上将绝缘基板夹在中间而安装半导体芯片。半导体芯片例如为MOSFET(Metal Oxide Field Effect Transistor，金属氧化物场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)或二极管。
[0005]半导体芯片例如使用软钎料作为接合材而与绝缘基板之上的金属层接合。但是，伴随着功率半导体模块的工作温度的高温化，使用了软钎料作为接合材的接合的耐热性成为问题。
[0006]作为提高接合的耐热性的接合材的候补，有银纳米糊剂。银纳米糊剂是将银的微粒分散于溶剂中而得到的糊剂。银纳米糊剂在室温下为糊剂状，但通过加热而使溶剂挥发，变化为银的薄膜。所得到的银薄膜由于为高熔点，因此能够实现具有高耐热性的接合。
技术实现思路
[0007]实施方式提供具有高的可靠性的半导体装置。
[0008]实施方式的半导体装置具备半导体层、金属层及接合层，所述接合层设置于上述半导体层与上述金属层之间且包含多个银粒子和存在于上述多个银粒子之间的含有金的区域。
附图说明
[0009]图1是实施方式的半导体装置的示意截面图。
[0010]图2是实施方式的半导体装置的局部放大示意截面图。
[0011]图3是实施方式的半导体装置的局部放大示意截面图。
[0012]图4A～E是表示实施方式的半导体装置的制造方法的图。
[0013]图5A～C是表示实施方式的半导体装置的制造方法的图。
[0014]图6是表示实施方式的半导体装置的制造方法的图。
[0015]图7是表示实施方式的半导体装置的制造方法的图。
[0016]图8是表示实施方式的半导体装置的制造方法的图。
[0017]图9是比较例的半导体装置的局部放大示意截面图。
具体实施方式
[0018]本说明书中，对于同一或类似的构件，标注同一符号，有时省略重复的说明。
[0019]本说明书中，为了表示部件等的位置关系，有时将附图的上方记述为“上”，将附图的下方记述为“下”。本说明书中，“上”、“下”的概念未必是表示与重力的方向的关系的术语。
[0020]本说明书中的构成半导体装置的构件的化学组成的定性分析及定量分析例如可以通过二次离子质量分析法(Secondary Ion Mass Spectroscopy：SIMS)、能量色散型X射线分光法(Energy Dispersive X-ray Spectroscopy：EDX)、三维原子探针(3D imensional Atom Probe)来进行。另外，对于构成半导体装置的构件的厚度、构件的粒径、构件间的距离等的测定，例如可以使用透射型电子显微镜(Transmission Electron Microscope：TEM)、扫描型电子显微镜(Scanning Electron Microscope：TEM)。
[0021]实施方式的半导体装置具备半导体层、金属层及接合层，所述接合层设置于半导体层与金属层之间且包含多个银粒子和存在于多个银粒子之间的含有金的区域。
[0022]图1是实施方式的半导体装置的示意截面图。
[0023]实施方式的半导体装置为功率半导体模块100。如图1中所示的那样，实施方式的功率半导体模块100串联地连接有2个MOSFET。实施方式的功率半导体模块100是可以由1个模块构成半桥式电路的所谓的“2in1”类型的模块。例如通过使用3个实施方式的功率半导体模块100，可以构成3相倒相电路。
[0024]实施方式的功率半导体模块100具备2个MOSFET10、金属基体14、绝缘基板16、树脂壳体18、接合层20、第1电力端子22、第2电力端子24、接合线26、密封树脂28。绝缘基板16具有陶瓷层16a、表面金属层16b(金属层)及背面金属层16c。
[0025]需要说明的是，功率半导体模块100具备未图示的AC端子及栅极端子。另外，功率半导体模块100也可以在密封树脂28之上具备未图示的树脂盖。
[0026]MOSFET10具有半导体层10a、上部电极10b、下部电极10c。半导体层10a例如为单晶的碳化硅(SiC)。上部电极10b及下部电极10c为金属。
[0027]绝缘基板16被设置于金属基体14之上。绝缘基板16被设置于金属基体14与MOSFET10之间。绝缘基板16具有将金属基体14与MOSFET10电分离的功能。
[0028]绝缘基板16具有陶瓷层16a、表面金属层16b及背面金属层16c。陶瓷层16a被设置于表面金属层16b与背面金属层16c之间。
[0029]陶瓷层16a例如为氧化铝、氮化铝或氮化硅。表面金属层16b及背面金属层16c例如为铜。
[0030]接合层20被设置于MOSFET10与绝缘基板16之间。接合层20被设置于半导体层10a与表面金属层16b之间。接合层20与下部电极10c及表面金属层16b相接。接合层20具有将MOSFET10和绝缘基板16固定的功能。
[0031]图2是实施方式的半导体装置的局部放大示意截面图。图2是MOSFET10、接合层20及绝缘基板16的局部放大示意截面图。图2表示半导体层10a、下部电极10c、接合层20及表面金属层16b。
[0032]下部电极10c包含硅化镍层30(第2中间层)、钛层31(第3中间层)、镍层32(第1中间层)。硅化镍层30为包含硅化镍的第2中间层的一个例子。钛层31为包含钛的第3中间层的一
个例子。镍层32为包含镍的第1中间层的一个例子。
[0033]镍层32被设置于半导体层10a与接合层20之间。硅化镍层30被设置于半导体层10a与镍层32之间。钛层31被设置于镍层32与硅化镍层30之间。
[0034]图3是实施方式的半导体装置的局部放大示意截面图。图3表示接合层20。接合层20包含多个银粒子20a、金区域20b(区域)及空隙20c。金区域20b为含有金的区域的一个例子。
[0035]银粒子20a为所谓的银纳米粒子。银粒子20a的至少一部分彼此相接。银粒子20a的形状为球形。银粒子20a的平均粒径例如为1nm～100nm。
[0036]金区域20b含有金(Au)。金区域20b存在于多个银粒子20a之间。金区域20b将多个银粒子20a覆盖。
[0037]空隙20c为由银粒子20a所围成的空孔。空隙20c的内壁被金区域20b覆盖。金区域20b将空隙20c的内壁覆盖。
[0038]接合层20中所含的金(Au)相对于接合层20本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，其具备：半导体层；金属层；及接合层，所述接合层设置于所述半导体层与所述金属层之间且包含多个银粒子和存在于所述多个银粒子之间的含有金的区域。2.根据权利要求1所述的半导体装置，其中，所述多个银粒子的至少一部分彼此相接。3.根据权利要求1所述的半导体装置，其中，所述区域将所述多个银粒子覆盖。4.根据权利要求1所述的半导体装置，其中，所述接合层包含空隙，所述区域将所述空隙的内壁覆盖。5.根据权利要求1所述的半导体装置，其进一步具备第1中间层，所述第1中间层设置于所述半导体层与所述接合层之间且含有镍。6.根据权利要求5所述的半导体装置，其中，所述第1中间...
【专利技术属性】
技术研发人员：水上诚，平川达也，井口知洋，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：
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