一种FFT处理器IP核使用的改良-2^6算法和2048点FFT处理器IP核制造技术

本发明专利技术设计数字信号处理技术领域，本发明专利技术提出一种FFT处理器IP核使用的改良

【技术实现步骤摘要】
一种FFT处理器IP核使用的改良
‑
2^6算法和2048点FFT处理器IP核


[0001]本专利技术设计数字信号处理
，特别是一种FFT处理器IP核使用的改良
‑
2^6算法和2048点FFT处理器IP核。

技术介绍

[0002]快速傅里叶变换(Fast Fourier Transform,FFT)处理器广泛应用于频谱分析、图像处理、生物医学、雷达声测、滤波、无线及有线通信系统。FFT是离散傅里叶变换(Discrete Fourier Transform,DFT)的快速算法，其中由Tukey和Wooley提出的基
‑
2FFT算法最为著名。由于基
‑
2算法具有简单的蝶形单元架构，在硬件上易于实现，因此常被用于FFT处理器的设计。但随着FFT点数的增加，基
‑
2算法所需旋转因子的复数乘法变得相当复杂(完成复数乘法的乘法器占用FFT处理器的主要资源)。为了降低复数乘法的运算复杂度，基
‑22
FFT算法、基
‑23
FFT算法、基
‑24
FFT算法、基
‑25
FFT算法被相继提出，这些算法统称为基
‑2k
FFT算法。基
‑2k
FFT算法不但拥有与基
‑
2算法一样简单的蝶形单元架构，同时还能有效地简化旋转因子复数乘法的运算量，因此常被用于FFT处理器的硬件实现。截止目前的报道，被应用于FFT处理器设计的基
>‑2k
FFT算法的k值都不超过5。

技术实现思路

[0003]为解决上述问题，本专利技术提出一种FFT处理器IP核使用的改良
‑
2^6算法，将基
‑2k
FFT算法的k值提升到6，用于降低硬件设计复杂度，达到减少其硬件实现时硬件成本消耗的目的。本专利技术还提出一种应用改良
‑
2^6算法的2048点FFT处理器IP核。
[0004]为实现上述目的，本专利技术采用的技术方案是：
[0005]在第一个技术方案中，一种FFT处理器IP核使用的改良
‑
2^6算法，根据N点离散傅里叶变换定义
[0006][0007]其中W
N
为旋转因子，其指数k和n分别代表频域索引与时域索引，采用7维度线性索引图进行表述，
[0008][0009][0010]k＝k1+2k2+4k3+8k4+16k5+32k6+64k7[0011][0012]上述表述通过两种方式进行表达，方式1的因子计算公式与算法表达式如下：
[0013][0014][0015]方式2的因子计算公式与算法表达式如下：
[0016][0017][0018]利用方式1中一个循环周期的旋转因子的前6个阶段、以及利用方式2中一个循环周期的旋转因子的前7
‑
10个阶段相结合，形成FFT处理器IP核使用的改良
‑
2^6算法。
[0019]在第二个技术方案中，一种应用改良
‑
2^6算法的2048点FFT处理器IP核，应用如第一个技术方案中所述的FFT处理器IP核使用的改良
‑
2^6算法，包括由输入端到输出端由8路径顺序串联设置的阶段1模块、阶段2模块、阶段3模块、阶段4模块、阶段5模块、阶段6模块、阶段7模块、阶段8模块、阶段9模块、阶段10模块和阶段11模块，其中，阶段1模块、阶段3模块、阶段5模块、阶段7模块、阶段9模块和阶段10模块采用I型蝶形单元，阶段2模块、阶段4模块、阶段6模块、阶段8模块、阶段11模块采用II型蝶形单元；其中
[0020]阶段2模块和阶段3模块之间设置旋转因子W
16
CSD常数乘法器；
[0021]阶段4模块和阶段5模块之间设置旋转因子W
64
CSD常数乘法器；
[0022]阶段5模块和阶段6模块之间设置旋转因子CSD常数乘法器；
[0023]阶段6模块和阶段7模块之间设置旋转因子W
1024
布斯乘法器；
[0024]阶段8模块和阶段9模块之间设置旋转因子W8CSD常数乘法器；
[0025]所述阶段1模块至旋转因子W
1024
布斯乘法器之间基于FFT处理器IP核使用的改良
‑
2^6算法的方式1；所述阶段7模块至阶段11模块之间基于FFT处理器IP核使用的改良
‑
2^6算法的方式2。
[0026]在第二个技术方案中，作为优选的，所述旋转因子W
1024
布斯乘法器设置ROM存储空间，且旋转因子CSD常数乘法器、阶段6模块、旋转因子W
1024
布斯乘法器和ROM存储空间组合形成旋转因子W
2048
常数乘法器，以减少原旋转因子W
2048
常数乘法器一半ROM需求的存储空间。
[0027]使用本专利技术的有益效果是：
[0028]基于QUARTUS PRIME开发平台仿真结果显示，本专利技术专利所设计的2048点FFT处理器IP核，对比已有的设计方案，至少可节约23％逻辑单元使用量(Logic Elements,LEs)，12％记忆体单元使用量(Memory bits,MBs)，最高的数据吞吐量达到了2.6GS/s，动态功耗仅为33.8mW。
附图说明
[0029]图1为本专利技术应用改良
‑
2^6算法的2048点FFT处理器整体结构图。
[0030]图2为本专利技术FFT处理器IP核使用的改良
‑
2^6算法中I型蝶形单元架构。
[0031]图3为本专利技术FFT处理器IP核使用的改良
‑
2^6算法中II型蝶形单元架构。
[0032]图4为CSD常数乘法器逻辑。
[0033]图5为MODELSIM仿真结果图。
[0034]图6为MODELSIM仿真结果与MATLAB计算结果比较图。
具体实施方式
[0035]为使本技术方案的目的、技术方案和优点更加清楚明了，下面结合具体实施方式，对本技术方案进一步详细说明。应该理解，这些描述只是示例性的，而不是要限制本技术方案的范围。
[0036]实施例1
[0037]本实施例提出的改良
‑
2^6算法的低硬件成本2048点算法，基于如下方法实施。
[0038]N点离散傅里叶变换(Discrete Fourier Transform,DFT)定义如式1所示：
[0039][0040]其中W
N
为旋转因子，其指数k和n分别代表频域索引与时域索引。本实施例专利提出了一种新型改良基
‑
2^6算法用于2048点FFT处理器的设计。设计所提出的改良基
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2^6算法采用7维度线性索引图进行表述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FFT处理器IP核使用的改良
‑
2^6算法，其特征在于：根据N点离散傅里叶变换定义其中W
N
为旋转因子，其指数k和n分别代表频域索引与时域索引，采用7维度线性索引图进行表述，上述表述通过两种方式进行表达，方式1的因子计算公式与算法表达式如下：
方式2的因子计算公式与算法表达式如下：
利用方式1中一个循环周期的旋转因子的前6个阶段、以及利用方式2中一个循环周期的旋转因子的前7
‑
10个阶段相结合，形成FFT处理器IP核使用的改良
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2^6算法。2.一种应用改良
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2^6算法的2048点FFT处理器IP核，应用如权利要求1所述的FFT处理器IP核使用的改良
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2^6算法，其特征在于：包括由输入端到输出端由8路径顺序串联设置的阶段1模块、阶段2模块、阶段3模块、阶段4模块、阶段5模块、阶段6模块、阶段7模块、阶段8模块、阶段9模块、阶段10模块和阶段11模块，其中，阶段1模块、阶段3模块、阶段5模块、阶段7模块、阶段9模块和阶段10模块采用I型蝶形单元，阶段2模块、阶段4模块、阶段6模块、...

【专利技术属性】
技术研发人员：于建，范浩阳，姚宇凤，
申请(专利权)人：河北民族师范学院，
类型：发明
国别省市：