一种SDRAM控制器用户接口模块IP核制造技术

本实用新型专利技术公开了一种SDRAM控制器用户接口模块IP核，包括多端口用户接口模块、MIG_v2.3IP核以及DDRx SDRAM内存组单元，通过MIG_v2.3IP核控制DDRx SDRAM内存组单元完成自动刷新、预充电、突发写、突发读，通过多端口用户接口模块把MIG_v2.3IP核的应用接口进一步封装成两个独立的操作端口，分别以类似于FIFO的形式向用户提供独立的读写操作。本实用新型专利技术克服了SDRAM控制器控制逻辑复杂、使用难度大、应用灵活性差等问题，同时保证了性能的高可靠性，从而大大缩短了产品的设计时间，丰富了SDRAM的应用场合。SDRAM的应用场合。SDRAM的应用场合。

【技术实现步骤摘要】
一种SDRAM控制器用户接口模块IP核


[0001]本技术涉及电子信息
，尤其涉及一种SDRAM控制器用户接口模块IP核。

技术介绍

[0002]随着现代科学技术的高速发展，在高速数据采集、高速图像处理等领域，对数据缓存普遍存在速度快、容量大、实时性强和带宽高的处理要求。至今已经发展到第四代的SDRAM，凭借价格低、密度高、数据读写速度快等优点,成为高速缓存器的首选方案。然而，相对于SRAM、FIFO等其他存储器件，SDRAM需要定时刷新、预充电以及行列寻址等一系列操作，使得其控制逻辑比较复杂，对时序的要求比较严格。而采用专用芯片的方案，不仅使硬件电路变得复杂，增加了设计成本，而且大多无法针对特定场合灵活定制，不利于SDRAM的特殊应用。因此有必要设计一个接口简单、使用灵活、性能可靠的SDRAM控制器。因此本技术提出了一种SDRAM控制器用户接口模块IP核来解决上述问题。

技术实现思路

[0003]本技术提出的一种SDRAM控制器用户接口模块IP核，克服了SDRAM控制器控制逻辑复杂、使用难度大、应用灵活性差等问题。
[0004]为了实现上述目的，本技术采用了如下技术方案：
[0005]一种SDRAM控制器用户接口模块IP核，包括多端口用户接口模块、MIG_v2.3 IP核以及DDRx SDRAM内存组单元，通过MIG_v2.3 IP核控制DDRx SDRAM内存组单元完成自动刷新(Auto Refresh)、预充电(Precharge)、突发写(Burst Write)、突发读(Burst Read)，通过多端口用户接口模块把MIG_v2.3 IP核的应用接口进一步封装成两个独立的操作端口，分别以类似于FIFO的形式向用户提供独立的读写操作。
[0006]优选的，DDRx SDRAM内存组单元包括DDR2，DDR3，LPDDR2。
[0007]优选的，MIG_v2.3 IP核将DDRx SDRAM复杂的读写时序转化为用户简单的读写时序,以及将DDRx SDRAM接口的双时钟沿数据转换为用户的单时钟沿数据,使用户像操作普通的SRAM一样控制DDRx SDRAM。
[0008]优选的，多端口用户接口模块包括参数配置单元，两个端口写数据缓存单元，两个端口读数据缓存单元以及多端口读写仲裁单元组成，多端口读写仲裁单元采用轮流行使命令控制权的机制，分时处理来自两个端口的读操作或者写操作，然后转换成相应的读写命令下发给MIG_v2.3 IP核，同时完成用户数据的交换。
[0009]优选的，两个端口写数据缓存单元功能相同，两个端口读数据缓存单元功能相同，且独立运行的操作接口，分别包含写数据缓存单元和读数据缓存单元，完成用户数据的写入和读取。
[0010]与现有的技术相比，本技术的有益效果是：本技术巧妙地结合了Xilinx 7系列器件内部的存储器控制器IP核MIG_v2.3，设计了一个可参数化可多端口访问的用户
接口。不仅灵活地支持DDR2、DDR3、LPDDR2等常用的SDRAM，而且提供类似于FIFO的读写操作端口，支持两个端口同时独立地读写存储器的数据，很好克服了SDRAM控制器控制逻辑复杂、使用难度大、应用灵活性差等问题，同时保证了性能的高可靠性，从而大大缩短了产品的设计时间，丰富了SDRAM的应用场合。本技术应用于产品设计中，相比采用专用芯片的方式，每个产品可以减少了12％的PCB面积，降低了15％的总功耗，节约了20％的产品开发时间。同时，该IP核可移植性强、通用性高，能够与市场上大多数主流SDRAM进行兼容，简化了产品的硬件设计，提升了产品的小型化程度以及稳定性和可靠性。
附图说明
[0011]图1为本技术提出的一种SDRAM控制器用户接口模块IP核的原理框图。
[0012]图2为本技术提出的一种SDRAM控制器用户接口模块IP核的多端口用户接口模块的原理框图。
具体实施方式
[0013]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。
[0014]参照图1，本方案提供的一种SDRAM控制器用户接口模块IP核包括多端口用户接口模块、MIG_v2.3 IP核以及DDRx SDRAM内存组单元，所述DDRx SDRAM内存组单元包括DDR2，DDR3，LPDDR2，通过MIG_v2.3 IP核控制DDRx SDRAM内存组单元完成自动刷新、预充电、突发写、突发读，通过多端口用户接口模块把MIG_v2.3 IP核的应用接口进一步封装成两个独立的操作端口，分别以类似于FIFO的形式向用户提供独立的读写操作。
[0015]本实施例中，MIG_v2.3 IP核的主要功能是完成对DDRx SDRAM的初始化，将DDRx SDRAM复杂的读写时序转化为用户简单的读写时序,以及将DDRx SDRAM接口的双时钟沿数据转换为用户的单时钟沿数据,使用户像操作普通的SRAM一样控制DDRx SDRAM。同时,该IP核还要产生周期性的刷新命令来维持DDRx SDRAM的数据。
[0016]参照图2，本实施例中，多端口用户接口模块主要由参数配置单元，端口1写数据缓存单元，端口1读数据缓存单元，端口2写数据缓存单元，端口2读数据缓存单元，以及多端口读写仲裁单元组成，端口1和端口2是两个功能相同，独立运行的操作接口，分别包含写数据缓存单元和读数据缓存单元，完成用户数据的写入和读取。而多端口读写仲裁单元采用轮流行使命令控制权的机制，分时处理来自两个端口的读操作或者写操作，然后转换成相应的读写命令下发给MIG_v2.3 IP核，同时完成用户数据的交换。
[0017](1)参数配置单元
[0018]此单元可以独立配置两个端口用户数据的位宽，读写操作的突发长度，以及各个端口内存分配的起始地址和空间大小等参数。
[0019](2)端口1写数据缓存单元
[0020]此单元的功能是缓存从端口1写入的用户数据，接着按1：4的比例进行数据位宽的转换，最后在多端口读写仲裁单元的控制下读出来，送入MIG_v2.3 IP核。
[0021](3)端口1读数据缓存单元
[0022]此单元的功能是缓存在多端口读写仲裁单元的控制下从DDRx SDRAM内存芯片中读取的用户数据，接着按照4：1的比例进行数据位宽转换，最后提供给端口1的用户接口读取。
[0023](4)端口2写数据缓存单元
[0024]此单元的功能是缓存从端口2写入的用户数据，接着按照1：4的比例进行数据位宽转换，最后在多端口读写仲裁单元的控制下读出来，送入MIG_v2.3 IP核。
[0025](5)端口2读数据缓存单元
[0026]此单元的功能是缓存在多端口读写仲裁单元的控制下从DDRx SDRAM内存芯片中读取的用户数据，接着按照4：1的比例进行数据位宽转换，最后提供给端本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SDRAM控制器用户接口模块IP核，包括多端口用户接口模块、MIG_v2.3 IP核以及DDRx SDRAM内存组单元，其特征在于，所述DDRx SDRAM内存组单元包括DDR2，DDR3，LPDDR2，通过MIG_v2.3IP核控制DDRx SDRAM内存组单元完成自动刷新、预充电、突发写、突发读，通过多端口用户接口模块把MIG_v2.3 IP核的应用接口进一步封装成两个独立的操作端口，分别以类似于FIFO的形式向用户提供独立的读写操作。2.根据权利要求1所述的一种SDRAM控制器用户接口模块IP核，其特征在于，MIG_v2.3 IP核将DDRx SDRAM复杂的读写时序转化为用户简单的读写时序,以及将DDRx SDRAM接口的双时钟沿数据转换为用户...

【专利技术属性】
技术研发人员：夏永波，潘继永，
申请(专利权)人：深圳芯际电子科技有限公司，
类型：新型
国别省市：