【技术实现步骤摘要】
一种基于双极性RRAM的非易失性可配置上拉电阻网络
[0001]本专利技术涉及高速串行接口
，具体涉及一种基于双极性RRAM的非易失性可配置上拉电阻网络。
技术介绍
[0002]可配置上拉电阻网络是由若干不同阻值的电阻分别与PMOS晶体管串联后、再并联所形成的电路网络，可以为外部电路提供可配置的上拉电阻，其基本结构如图1所示。该电路是高速串行接口电路的关键电路之一，在目前的高数数据传输集成电路中广泛采用。通过修改电阻配置值，可以使高速串行接口的终端上拉阻配置为50Ω、75Ω等高速数据传输协议规定的精确匹配阻值。由于制造工艺偏差和温度、电压等工作条件的不同，相同的电阻网络在不同集成电路中工作时的电阻配置值不同，往往需要在集成电路上电后进行校准，获取正确的电阻配置值。
[0003]如图2所示，为一种常用的可配置上拉电阻网络。该电路是由4个阻值依次减半的电阻R、R/2、R/4、R/8分别与PMOS晶体管K0、K1、K2、K3串联后、再并联构成的。通过改变电阻配置值，即配置各PMOS晶体管的开关状态，就可以使该电阻网络...
【技术保护点】
【技术特征摘要】
1.一种基于RRAM的非易失性可配置上拉电阻网络，其特征在于：包括并联的n个子电路，即由子电路1至子电路n并联构成，其中，n为并联的可配置电阻数；输入端口A、输出端口B、使能端口EN、电阻配置值端口K0至Kn、电源端口VDD和地端口GND；其中，每个子电路包括RRAMx，RRAMx的一端与第一单元的一个PMOS晶体管相连，另一端与第二单元的一个PMOS晶体管相连，第一单元与第二单元为同构体，即结构相同，均包括并联的两个限流电阻，其中一个限流电阻与一组PMOS晶体管相连，另外一个限流电阻与一组NMOS晶体管相连；一组PMOS晶体管当中的一个PMOS晶体管与使能EN、电源VDD相连，另一个PMOS晶体管与配置端口Kx相连；一组NMOS晶体管当中的一个NMOS晶体管与地GND、信号BEN相连，另一个NMOS晶体管与配置端口Kx相连。2.根据权利要求1所述的一种基于RRAM的非易失性可配置上拉电阻网络，其特征在于：第一PMOS晶体管、第二PMOS晶体管为一组连接于第一限流电阻R1的一端，第一NMOS晶体管、第二NMOS晶体管为一组连接于第二限流电阻R2的一端，第三PMOS晶体管、第四PMOS晶体管为一组连接于第三限流电阻R3的一端，第三NMOS晶体管、第四NMOS晶体管为一组连接于第四限流电阻R4的一端；第一PMOS晶体管的漏极连接第二PMOS晶体管的源极，第一PMOS晶体管的源极连接电源VDD，第一PMOS晶体管的栅极连接信号EN，第一PMOS晶体管的体连接电源VDD；第二PMOS晶体管的漏极连接第一限流电阻R1的一端，第二PMOS晶体管的源极连接第一PMOS晶体管的漏极，第二PMOS晶体管的栅极连接配置端口Kx，第二PMOS晶体管的体连接电源VDD；第三PMOS晶体管的漏极连接第四PMOS晶体管的源极，第三PMOS晶体管的源极连接电源VDD，第三PMOS晶体管的栅极连接信号EN，第三PMOS晶体管的体连接电源VDD；第四PMOS晶体管的漏极连接第三限流电阻R3的一端，第四PMOS晶体管的源极连接第三PMOS晶体管的漏极，第四PMOS晶体管的栅极连接信号BKx，第四PMOS晶体管的体连接电源VDD；第五PMOS晶体管的漏极连接RRAMx的端口P，第五PMOS晶体管的源极和体连接端口A，第五PMOS晶体管的栅极连接信号BEN；第六PMOS晶体管的漏极连接端口B，第六PMOS晶体管的源极和体连接RRAMx的端口Q，第六PMOS晶体管的栅极连接信号BEN；第一NMOS晶体管的漏极连接第二NMOS晶体管的源极，第一NMOS晶体管的源极连接地GND，第一NMOS晶体管的栅极连接信号BEN，第一NMOS晶体管的体连接地GND；第二NMOS晶体管的漏极连接第二限流电阻R2的一端，第二NMOS晶体管的源极连接第...
【专利技术属性】
技术研发人员：吴佳，李礼，吴叶楠，
申请(专利权)人：上海威固信息技术股份有限公司，
类型：发明
国别省市：
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