半导体存储器器件及其制造方法技术

公开了一种半导体存储器器件。所述器件可以包括：第一杂质区域和第二杂质区域，设置在衬底中且彼此间隔开，所述第二杂质区域具有比所述第一杂质区域高的顶表面；器件隔离图案，介于所述第一杂质区域与所述第二杂质区域之间；第一接触塞，与所述第一杂质区域接触并具有比所述第二杂质区域的顶表面低的底表面；间隙填充绝缘图案，介于所述第一接触塞与所述第二杂质区域之间；第一保护间隔物，介于所述间隙填充绝缘图案与所述第二杂质区域之间；以及第一间隔物，与所述第一接触塞的侧表面和所述器件隔离图案接触，并且介于所述第一保护间隔物与所述间隙填充绝缘图案之间。物与所述间隙填充绝缘图案之间。物与所述间隙填充绝缘图案之间。

【技术实现步骤摘要】
半导体存储器器件及其制造方法
[0001]相关申请的交叉引用
[0002]本专利申请要求于2020年3月17日在韩国知识产权局递交的韩国专利申请No.10
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2020
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0032824的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及一种半导体存储器器件及其制造方法。

技术介绍

[0004]由于半导体器件的小尺寸、多功能和/或低成本的特性，它们被视为电子工业中的重要元件。在近来的电子工业中，对高度集成的半导体器件有着巨大的需求。为了增加半导体器件的集成密度，期望减小构成半导体器件的图案的线宽。然而，需要新颖且昂贵的曝光技术来减小图案的线宽，并因此，变得难以增加半导体器件的集成密度。近来，正在研究各种新技术以增加半导体存储器器件的集成密度。

技术实现思路

[0005]本专利技术构思的实施例提供了具有提高的可靠性的半导体存储器器件。
[0006]本专利技术构思的实施例提供了一种制造高度可靠的半导体存储器器件的方法。
[0007]根据本专利技术构思的实施例，一种半导体存储器器件，可以包括：第一杂质区域和第二杂质区域，设置在衬底中并彼此间隔开，第二杂质区域的顶表面高于第一杂质区域的顶表面；器件隔离图案，介于第一杂质区与第二杂质区之间的；第一接触塞，与第一杂质区域接触，并且具有比第二杂质区域的顶表面低的底表面；间隙填充绝缘图案，介于第一接触塞与第二杂质区域之间；第一保护间隔物，介于间隙填充绝缘图案与第二杂质区域之间；第一间隔物，与第一接触塞的侧表面和器件隔离图案接触，并且介于第一保护间隔物与间隙填充绝缘图案之间。
[0008]根据本专利技术构思的实施例，一种半导体存储器器件，可以包括：器件隔离图案，设置在衬底中以限定多个有源区域；凹陷区域，限定在器件隔离图案和衬底中，并且具有彼此相对的第一内侧表面和第二内侧表面；第一杂质区域和第二杂质区域，分别设置在多个有源区域的第一有源区域和多个有源区域的第二有源区域中，第一杂质区域设置在通过凹陷区域的底表面暴露的衬底中；位线接触，与第一杂质区域接触并设置在凹陷区域中；第一保护间隔物，覆盖凹陷区域的第一内侧表面；以及第二保护间隔物，覆盖凹陷区域的第二内侧表面。第一保护间隔物和第二保护间隔物可以包括相同的材料并具有彼此不同的形状。
[0009]根据本专利技术构思的实施例，一种半导体存储器器件，可以包括：器件隔离图案，设置在衬底中以限定多个有源区域；凹陷区域，限定在器件隔离图案和衬底中，并且具有彼此相对的第一内侧表面和第二内侧表面；第一杂质区域和第二杂质区域，分别设置在多个有源区域的第一有源区域和多个有源区域的第二有源区域中，第一杂质区域设置在通过凹陷区域的底部暴露的衬底中；位线接触，与第一杂质区域接触并设置在凹陷区域中；第一保护
间隔物，覆盖凹陷区域的第一内侧表面；以及第二保护间隔物，覆盖凹陷区域的第二内侧表面。第一保护间隔物可以与衬底接触，并且第二保护间隔物可以与衬底间隔开。
[0010]根据本专利技术的示例性实施例，一种制造半导体存储器器件的方法，包括：在衬底中形成器件隔离图案和多个有源区域，该多个有源区域被器件隔离图案限定；执行第一蚀刻工艺以使器件隔离图案和多个有源区域部分地凹陷，从而形成被多个有源区域中的部分凹陷的第一有源区域以及部分凹陷的器件隔离图案限定的初步的凹陷区域，该初步的凹陷区域具有彼此相对的第一内侧表面和第二内侧表面并在第一内侧表面与第二内侧表面之间具有第一最大宽度；对初步的凹陷区域执行第二蚀刻工艺以形成凹陷区域，器件隔离图案在第二蚀刻工艺中进一步凹陷且部分凹陷的第一有源区域从该凹陷区域的底表面突出，并且该凹陷区域具有彼此相对的第三内侧表面和第四内侧表面并在第三内侧表面与第四内侧表面之间具有比第一最大宽度大的第二最大宽度；在第一有源区域上和该凹陷区域中形成位线接触；形成覆盖凹陷区域的第三内侧表面的第一保护间隔物；形成覆盖该凹陷区域的第四内侧表面的第二保护间隔物；形成覆盖该凹陷区域的第四内侧表面的第二保护间隔物；在多个有源区域中的第二有源区域上形成存储节点接触，该存储节点接触与第一保护间隔物的端部接触；在存储节点触点上形成着接焊盘；以及在着接焊盘上形成数据存储图案。
附图说明
[0011]图1A是示出了根据本专利技术构思的实施例的半导体存储器器件的平面图。
[0012]图1B是沿图1A的线A
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A
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和B
‑
B
’
截取的截面图。
[0013]图1C是沿图1A的线C
‑
C
’
、D
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D
’
和E
‑
E
’
截取的截面图。
[0014]图2A、图7A、图8A和图15A是顺序地示出了制造图1A的半导体存储器器件的工艺的平面图。
[0015]图2B、图3A、图4A、图5A、图6A、图7B、图8B、图9A、图10A、图13A、图14A、图15B、图16和图17是顺序地示出了制造图1B的半导体存储器器件的工艺的截面图。
[0016]图2C、图3B、图4B、图5B、图6B、图7C、图9B、图10B、图11、图12、图13B和图14B是顺序地示出了制造图1C的半导体存储器器件的工艺的截面图。
[0017]图18是沿图1A的线A
‑
A
’
截取的截面图。
[0018]图19是沿图1A的线A
‑
A
’
截取的截面图。
[0019]图20A和20B是顺序地示出了制造图19的半导体存储器器件的工艺的截面图。
[0020]图21是沿图1A的线A
‑
A
’
和B
‑
B
’
截取的截面图。
[0021]图22A至图22C是顺序地示出了制造图21的半导体存储器器件的工艺的截面图。
[0022]图23A是沿图1A的线A
‑
A
’
和B
‑
B
’
截取的截面图。
[0023]图23B是沿图1A的线C
‑
C
’
、D
‑
D
’
和E
‑
E
’
截取的截面图。
[0024]图24A、图25A、图26B和图28A是顺序地示出了制造具有图23A的截面的半导体存储器器件的工艺的截面图。
[0025]图26A是示出制造图1A的半导体存储器器件的工艺的平面图。
[0026]图24B、图25B、图27和图28B是顺序地示出了制造具有图23B的截面的半导体存储器器件的工艺的截面图。
[0027]图29A是沿图1A的线A
‑
A
’
和B
‑
B
’
截取的截面图。
[0028]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器器件，包括：第一杂质区域和第二杂质区域，设置在衬底中且彼此间隔开，所述第二杂质区域的顶表面比所述第一杂质区域的顶表面高；器件隔离图案，介于所述第一杂质区域与所述第二杂质区域之间；第一接触塞，与所述第一杂质区域接触，并且具有比所述第二杂质区域的顶表面低的底表面；间隙填充绝缘图案，介于所述第一接触塞与所述第二杂质区域之间；第一保护间隔物，介于所述间隙填充绝缘图案与所述第二杂质区域之间；以及第一间隔物，与所述第一接触塞的侧表面和所述器件隔离图案接触，并且介于所述第一保护间隔物与所述间隙填充绝缘图案之间。2.根据权利要求1所述的半导体存储器器件，其中，所述第一保护间隔物具有“L”或“J”形截面。3.根据权利要求1所述的半导体存储器器件，其中，所述器件隔离图案的一部分介于所述第一保护间隔物与所述第二杂质区域之间。4.根据权利要求1所述的半导体存储器器件，还包括：第一导线，与所述第一接触塞接触并在第一方向上跨越所述衬底；第二导线，在所述衬底中在与所述第一方向交叉的第二方向上延伸并与所述第一杂质区域相邻；以及封盖图案，与所述第二导线接触并介于所述第二导线与所述第一导线之间，其中，所述第一接触塞的底表面低于所述封盖图案的顶表面，以及其中，所述第一保护间隔物包括第一部分，所述第一部分介于所述封盖图案的上侧表面与所述第一接触塞的侧表面之间。5.根据权利要求4所述的半导体存储器器件，还包括：多晶硅间隔物，介于所述第一保护间隔物与所述第一接触塞之间，其中，所述多晶硅间隔物包括与所述第一接触塞相同的材料。6.根据权利要求5所述的半导体存储器器件，还包括：第一缓冲层，介于所述封盖图案与所述第一导线之间，其中，所述第一缓冲层的侧表面与相邻的所述覆盖图案的上侧表面不对准。7.根据权利要求6所述的半导体存储器器件，还包括：第二缓冲层，介于所述第一缓冲层与所述第一导线之间，其中，所述第一保护间隔物还包括第二部分，所述第二部分介于所述第一接触塞的侧表面与所述第一缓冲层的侧表面之间以及所述第一接触塞的侧表面与所述第二缓冲层的侧表面之间。8.根据权利要求7所述的半导体存储器器件，其中，所述第二缓冲层的侧表面朝向所述第一接触塞延伸超过所述第一缓冲层的侧表面，其中，所述第一保护间隔物还包括突出部分，所述突出部分介于所述封盖图案的顶表面与所述第二缓冲层的底表面之间，以及
其中，所述第一保护间隔物的突出部分与所述第一缓冲层的侧表面接触。9.根据权利要求8所述的半导体存储器器件，还包括：第三缓冲层，介于所述第二缓冲层与所述第一导线之间，其中，所述第一缓冲层至所述第三缓冲层包括彼此不同的材料。10.根据权利要求9所述的半导体存储器器件，其中，所述第一保护间隔物与所述第一缓冲层的侧表面、所述第二缓冲层的侧表面和所述第三缓冲层的侧表面接触。11.根据权利要求1所述的半导体存储器器件，还包括：第二保护间隔物，与所述第一保护间隔物间隔开，并且介于所述间隙填充绝缘图案与第三杂质区域之间，所述第一接触塞介于所述第一保护间隔物与所述第二保护间隔物之间，其中，所述器件隔离图案还介于所述第三杂质区域与所述第一杂质区域之间，其中，所述间隙填充绝缘图案还介于所述第一接触塞与所述第三杂质区域之间，其中，所述第一保护间隔物包括与所述第二保护间隔物相同的材料，以及其中，所述第一保护间隔物和所述第二保护间隔物具有彼此不同的形状。12.根据权利要求11所述的半导体存储器器件，其中，当在相同的高度进行测量时，所述第一接触塞与所述第一保护间...

【专利技术属性】
技术研发人员：金孝燮，朴素贤，金大元，金桐，金恩娥，朴哲权，朴台镇，李基硕，韩成熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：