【技术实现步骤摘要】
一种基于FPGA平台的精确时间同步方法
[0001]本专利技术属于通信
，具体涉及一种基于FPGA平台的精确时间同步方法。
技术介绍
[0002]当基于各种通信协议，信息在主系统和从系统之间传输时，由于信息延迟，主从系统之间会存在系统间的时间偏差。现如今，时间同步技术已运用到各行各业中，尤其在国防、金融、通信等领域至关重要，随着时代的发展，各行各业的市场竞争愈显激烈，而在时间同步技术的竞争中，精确和成本较低成为决胜的两大竞争力。
[0003]精确时间同步协议(PTP)最早被应用于自动控制领域，理论上，它可以达到亚微秒级的同步精度，这已经极大领先早期的网络时间同步协议了。在2008年发布了PTPv2协议，它在原有PTP协议的基础上新增了支持测量节点驻留时间和链路不对称等，在一些支持PTPv2的硬件转发节点上，更是达到了几十纳秒的同步精度，PTP协议的高精度性能使得其在很多行业都能迅速发展。
[0004]PTP协议中规定PTP报文的主要封装形式有三种，分别是：PTP over UDP over IPv4、PTP over UDPover IPv6和PTP over IEEE802.3/Ethernet。当下，PTP协议的实现一般采用纯软件方案或软硬件相结合的方案，这两种方法各有侧重点，纯软件方案成本较低但精度也较低，软硬件结合方案成本较高但精度也较高，它们的本质区别只在于时间戳的获取方式差异，但综合来说这两种方案的实现都需要复杂、冗余的系统结构和高昂的成本。
[0005]专利技术目的>[0006]本专利技术的目的是为了解决现有技术中所面临的难题，提供一种基于FPGA平台的精确时间系统同步方法，基于现有PTPv2协议，但摆脱了现有实现PTP协议技术系统复杂、成本太高的窘境，通过一个简单的基于FPGA平台的系统，成本较低地实现了主从系统之间的精确时间系统同步。鉴于现有技术的缺点，本专利技术采用纯硬件的方案，更适用于一些主从系统关系确定的应用场景，比如多通道远程同步触发数据采集、高精度工业流水线同步操作等。
技术实现思路
[0007]根据本专利技术的一个方面，提供了一种基于FPGA平台的精确时间同步系统，该信息同步传输系统基于IEEE802.3/Ethernet的PTP协议，包括主系统FPGA、从系统FPGA，其中，主系统FPGA依次双向连接主系统物理层芯片PHY、主系统RJ45接口；从系统FPGA依次双向连接从系统物理层芯片PHY、从系统RJ45接口；所述主系统RJ45接口与从系统RJ45接口相互连接双向交互数据；所述主系统FPGA包括主系统发送模块、主系统接收模块、主系统本地时钟模块、第一CRC校验模块、第二CRC校验模块；其中，所述主系统发送模块分别与第一CRC校验模块和主系统本地时钟模块连接，所述主系统接收模块分别与第二CRC校验模块和主系统本地时钟模块连接；
[0008]所述从系统FPGA包括从系统发送模块、从系统接收模块、从系统本地时钟模块、第三CRC校验模块、第四CRC校验模块以及偏移量计算和本地时钟补偿模块；所述从系统发送
模块分别与第三CRC校验模块和从系统本地时钟模块连接，所述从系统接收模块分别与第四CRC校验模块和从系统本地时钟模块连接；所述从系统本地时钟模块与所述偏移量计算和本地时钟补偿模块连接。
[0009]优选地，所述主系统发送模块、从系统发送模块通过发送状态机发送数据，覆盖主从双系统逻辑处理；所述发送状态机的执行流程包括发送7个字节的前导码和1个字节的帧开始定界符、发送目的地址和源地址、发送类型值16
’
h88f7、发送PTP报文头、发送PTP报文数据、校验报文头和报文数据以生成校验码以及发送校验码。
[0010]更优选地，所述主系统发送模块周期性产生同步脉冲开启同步算法，依次发送sync报文和follow_up报文，收到delay_req报文后开始发送delay_resp报文；若在一定时间内未接受到delay_req报文，则同步周期内发生错误，发送状态机返回至Idle，等待下一次同步开始；所述从系统发送模块等待主系统发送的follow_up报文，接收到该报文后开始发送delay_req报文。
[0011]优选地，所述主系统接收模块、从系统接收模块通过接收状态机接收数据，覆盖主从双系统逻辑处理；所述接收状态机的执行流程包括接收7个字节的前导码和1个字节的帧开始定界符、接收目的地址和源地址、接收类型值16
’
h88f7、接收PTP报文头、接收PTP报文数据、接收校验码以及校验。
[0012]更优选地，所述主系统接收模块等待接收delay_req报文，在所述接收状态机的任何一个状态接收数据错误或未接受到数据均返回Idle；所述从系统接收模块依次接收到sync、follow_up以及delay_resp报文，在所述接收状态机的任何一个状态接受数据错误或未接受到数据均返回Idle。
[0013]优选地，所述主系统本地时钟模块、从系统本地时钟模块负责系统的输入提供和本地系统的计时。
[0014]优选地，所述第一CRC校验模块、第二CRC校验模块、第三CRC校验模块、第四CRC校验模块为相同型号，在发送报文时，以报文头和报文数据为校验对象生成32位CRC校验码；在接收报文时，以接收到的报文头、报文数据和32位校验码为校验对象，校验帧数据传输是否正常。
[0015]优选地，所述偏移量计算和本地时钟补偿模块用于实现系统的自我补偿，本地时钟补偿依照偏移量去调整本地时钟模块中的计时周期。
[0016]根据本专利技术的另一个方面，提供一种应用上述信息同步传输系统进行精确时间补偿的方法，包括以下步骤：
[0017]步骤1、主系统FPGA发送sync报文给从系统FPGA，并记录sync报文离开主系统的时间戳t0；从系统FPGA接收到来自主系统的sync报文，并记录sync报文到达从系统FPGA的时间戳t1；
[0018]步骤2、主系统FPGA发送携带时间戳t0的follow_up报文给从系统FPGA，从系统FPGA收到follow_up报文并获取了时间戳t0；
[0019]步骤3、从系统FPGA发送delay_req报文给主系统FPGA，并记录delay_req报文离开从系统FPGA的时间戳t2；主系统FPGA收到来自从系统FPGA的delay_req报文，并记录delay_req报文到达主系统FPGA的时间戳t3；
[0020]步骤4、主系统FPGA发送携带时间戳t3的delay_resp报文给从系统FPGA，从系统
FPGA收到该报文并获取了时间戳t3；
[0021]t0、t1、t2以及t3满足如式(1)、式(2)的关系：
[0022]t1
‑
t0＝Delay+Offset
ꢀꢀꢀꢀꢀ
(1)，
[0023]t3
–
t2＝Delay
–
Offset
ꢀꢀꢀꢀꢀ
...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA平台的精确时间同步系统，该精确时间同步系统基于IEEE802.3/Ethernet的PTP协议，其特征在于，包括：主系统FPGA、从系统FPGA；其中，所述主系统FPGA依次双向连接主系统物理层芯片PHY、主系统RJ45接口；从系统FPGA依次双向连接从系统物理层芯片PHY、从系统RJ45接口；所述主系统RJ45接口与从系统RJ45接口相互连接双向交互数据；所述主系统FPGA包括主系统发送模块、主系统接收模块、主系统本地时钟模块、第一CRC校验模块、第二CRC校验模块；其中，所述主系统发送模块分别与第一CRC校验模块和主系统本地时钟模块连接，所述主系统接收模块分别与第二CRC校验模块和主系统本地时钟模块连接；所述从系统FPGA包括从系统发送模块、从系统接收模块、从系统本地时钟模块、第三CRC校验模块、第四CRC校验模块以及偏移量计算和本地时钟补偿模块；所述从系统发送模块分别与第三CRC校验模块和从系统本地时钟模块连接，所述从系统接收模块分别与第四CRC校验模块和从系统本地时钟模块连接；所述从系统本地时钟模块与所述偏移量计算和本地时钟补偿模块连接。2.根据权利要求1所述的精确时间同步系统，其特征在于，所述主系统发送模块、从系统发送模块通过发送状态机发送数据，覆盖主从双系统逻辑处理；所述发送状态机的执行流程包括发送7个字节的前导码和1个字节的帧开始定界符、发送目的地址和源地址、发送类型值16
’
h88f7、发送PTP报文头、发送PTP报文数据、校验报文头和报文数据以生成校验码以及发送校验码。3.根据权利要求2所述的精确时间同步系统，其特征在于，所述主系统发送模块周期性产生同步脉冲开启同步算法，依次发送sync报文和follow_up报文，收到delay_req报文后开始发送delay_resp报文；若在一定时间内未接收delay_req报文，则同步周期内发生错误，发送状态机返回至Idle，等待下一次同步开始；所述从系统发送模块等待主系统发送的follow_up报文，接收到该报文后开始发送delay_req报文。4.根据权利要求1所述的精确时间同步系统，其特征在于，所述主系统接收模块、从系统接收模块通过接收状态机接收数据，覆盖主从双系统逻辑处理；所述接收状态机的执行流程包括接收7个字节的前导码和1个字节的帧开始定界符、接收目的地址和源地址、接收类型值16
’
h88f7、接收PTP报文头、接收PTP报文数据、接收校验码以及校验。5.根据权利要求4所述的精确时间同步系统，其特征在于，所述主系统接收模块等待接收delay_req报文...
【专利技术属性】
技术研发人员：翟冠，沈露，王浩男，
申请(专利权)人：北京紫玉伟业电子科技有限公司，
类型：发明
国别省市：
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