集成半导体器件、晶体管和制造突起场效应晶体管的方法技术

提供了晶体管、集成半导体器件及制造方法。该晶体管包括：具有多个介电突起的介电层；共形地覆盖介电层的突起以在两个相邻的介电突起之间形成多个沟槽的沟道层；设置在沟道层上的栅极层。栅极层106具有配接到沟槽中的多个栅极突起。该晶体管还包含栅极层旁边的有源区。有源区电连接至沟道层。区。有源区电连接至沟道层。区。有源区电连接至沟道层。

【技术实现步骤摘要】
集成半导体器件、晶体管和制造突起场效应晶体管的方法


[0001]本申请的实施例涉及集成半导体器件、晶体管和制造突起场效应晶体管的方法。

技术介绍

[0002]在半导体工业中，增加集成电路的面密度是一直期望的。为此，个体晶体管变得越来越小。然而，可将个体晶体管制造得更小的速度一直在减慢。将外围晶体管从制造的前段制程(FEOL)移至制造的后段制程(BEOL)可能较为有利，因为可以在BEOL中添加功能，而在FEOL中可以制成可用的宝贵芯片面积。由氧化物半导体制成的薄膜晶体管(TFT)是BEOL集成的一个有吸引力的选择，因为TFT可以在低温下进行处理，并且因此不会损坏先前制造的器件。然而，薄膜晶体管通常是平面的。因此，它们具有相对较大的占位面积，这阻碍它们用于布线，并且因此不利于芯片面积尺寸缩放。

技术实现思路

[0003]本申请的一些实施例提供了一种晶体管，包括：介电层，具有多个介电突起；沟道层，共形地覆盖所述多个介电突起以在两个相邻的介电突起之间形成多个沟槽；栅极层，设置在所述沟道层上，其中，所述栅极层具有配接在所述沟槽中的多个栅极突起；以及有源区，形成在所述栅极层的任意一侧上，其中，所述有源区电连接至所述沟道层。
[0004]本申请的另一些实施例提供了一种集成半导体器件，包括：突起场效应晶体管，位于所述集成半导体器件的后段制程(BEOL)部分中，所述突起场效应晶体管包括：介电层，具有多个介电突起；沟道层，共形地覆盖所述多个介电突起以在两个相邻的介电突起之间形成多个沟槽；栅极层，设置在所述沟道层上，其中，所述栅极层具有配接在所述沟槽中的多个栅极突起；以及有源区，形成在所述栅极层的任意一侧上，其中，所述有源区电连接至所述沟道层。
[0005]本申请的又一些实施例提供了一种制造突起场效应晶体管的方法，包括：提供衬底，所述衬底包括具有多个介电突起的介电层；共形地形成覆盖所述多个介电突起的沟道层以在两个相邻的介电突起之间形成多个沟槽；形成设置在所述沟道层上的栅极层，其中，所述栅极层具有配接在所述沟槽中的多个栅极突起；以及在所述栅极层的任意一侧上形成有源区，其中，所述有源区电连接至所述沟道层。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A是根据本专利技术实施例的在形成突起场效应晶体管阵列之前的第一示例性结构的垂直截面图。
[0008]图1B是根据本专利技术实施例的在形成突起场效应晶体管阵列之后的第一示例性结
构的垂直截面图。
[0009]图1C是根据本专利技术实施例的在形成高层级金属互连结构之后的第一示例性结构的垂直截面图。
[0010]图2A是示出根据本专利技术实施例的在制造晶体管的方法中在衬底中形成突起的步骤的顶视图。
[0011]图2B是穿过图2A的线AA
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的垂直截面图。
[0012]图2C是穿过图2A的线BB
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的垂直截面图。
[0013]图3A是示出根据本专利技术实施例的在制造晶体管的方法中在衬底上方沉积连续沟道层的步骤的顶视图。
[0014]图3B是穿过图3A的线AA
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的垂直截面图。
[0015]图3C是穿过图3A的线BB
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的垂直截面图。
[0016]图4A是示出根据本专利技术实施例的在制造晶体管的方法中对沟道层进行图案化的步骤的顶视图。
[0017]图4B是穿过图4A的线AA
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的垂直截面图。
[0018]图4C是穿过图4A的线BB
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的垂直截面图。
[0019]图5A是示出根据本专利技术实施例的在制造晶体管的方法中在沟道层上方沉积高k介电层和金属栅极层的步骤的顶视图。
[0020]图5B是穿过图5A的线AA
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的垂直截面图。
[0021]图5C是穿过图5A的线BB
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的垂直截面图。
[0022]图6A是示出根据本专利技术实施例的在制造晶体管的方法中对沟道层进行离子注入以形成有源区的步骤的顶视图。
[0023]图6B是穿过图6A的线AA
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的垂直截面图。
[0024]图6C是穿过图6A的线BB
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的垂直截面图。
[0025]图7A是示出根据本专利技术实施例的在制造晶体管的方法中在图6A至图6C所示的中间结构上方沉积互连层级介电层并形成有源区接触件的步骤的顶视图。
[0026]图7B是穿过图7A的线AA
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的垂直截面图。
[0027]图7C是穿过图7A的线BB
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的垂直截面图。
[0028]图8A是示出根据本专利技术实施例的在与图7A至图7C所示的实施例中形成的突起的方向垂直的方向上形成突起的晶体管的可选实施例的顶视图。
[0029]图8B是穿过图8A的线AA
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的垂直截面图。
[0030]图8C是穿过图8A的线BB
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的垂直截面图。
[0031]图9是示出根据本专利技术实施例的具有二维突起阵列的衬底的可选实施例的顶视图。
[0032]图10A是示出根据本专利技术实施例的具有以图9中所示的衬底制成的二维突起阵列的晶体管的可选实施例的顶视图。
[0033]图10B是穿过图10A的线AA
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的垂直截面图。
[0034]图10C是穿过图10A的线BB
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的垂直截面图。
[0035]图11A是示出根据本专利技术实施例的其中突起具有三角形截面轮廓的衬底的可选实施例的顶视图。
[0036]图11B是穿过图11A的线AA
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的垂直截面图。
[0037]图11C是穿过图11A的线BB
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的垂直截面图。
[0038]图12A是示出根据本专利技术实施例的其中突起具有圆化的三角形截面轮廓的衬底的可选实施例的顶视图。
[0039]图12B是穿过图12A的线AA
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的垂直截面图。
[0040]图12C是穿过图12A的线BB
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的垂直截面图。
[0041]图13是示出本专利技术的方法的一般处理步骤的流程图。
具体实施方式
[0042]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管，包括：介电层，具有多个介电突起；沟道层，共形地覆盖所述多个介电突起以在两个相邻的介电突起之间形成多个沟槽；栅极层，设置在所述沟道层上，其中，所述栅极层具有配接在所述沟槽中的多个栅极突起；以及有源区，形成在所述栅极层的任意一侧上，其中，所述有源区电连接至所述沟道层。2.根据权利要求1所述的晶体管，其中，所述多个栅极突起沿着始于所述有源区的第一方向形成为一维阵列。3.根据权利要求1所述的晶体管，其中，所述多个栅极突起沿着与始于所述有源区的第一方向垂直的第二方向形成为一维阵列。4.根据权利要求1所述的晶体管，其中，所述多个栅极突起包括沿着始于所述有源区的第一方向和垂直于所述第一方向的第二方向的二维阵列。5.根据权利要求1所述的晶体管，其中，所述多个介电突起包括靠近衬底的第一端和远离所述衬底的第二端，以及其中，所述第一端的宽度比所述第二端的宽度宽。6.根据权利要求5所述的晶体管，其中，所述多个介电突起的每个介电突起具有三角形截面轮廓。7.根据权利要求5所述的晶体管，其中，所述多个介电突起的每个介电突起具有圆化的三角形截...

【专利技术属性】
技术研发人员：马可，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：