半导体器件制造技术

公开了一种半导体器件，包括：衬底；第一外延层，位于衬底上；呈阵列排列的多个掺杂沟槽结构，多个掺杂沟槽结构位于第一外延层中，多个掺杂沟槽结构自第一外延层向衬底延伸；位于第一外延层中的隔离沟槽结构，隔离沟槽结构自第一外延层向衬底延伸，隔离沟槽结构包围多个掺杂沟槽结构；位于第一外延层中的注入区，注入区与多个掺杂沟槽结构电连接。本实用新型专利技术的半导体器件提高了器件的浪涌防护能力，降低了器件的钳位电压。器件的钳位电压。器件的钳位电压。

【技术实现步骤摘要】
半导体器件


[0001]本技术涉及半导体制造
，特别涉及一种半导体器件。

技术介绍

[0002]相关技术中，瞬态电压抑制二极管(TVS，Transient Voltage Suppressor)是一种高效能电路保护器件，能够吸收高达数千瓦的浪涌功率。在反向应用条件下，当瞬态电压抑制二极管承受一个高能量的脉冲时，一般能在10
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秒内将高阻抗值降低至低阻抗值，从而允许大电流通过，同时把电压钳制在预定水平，因此可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。目前的瞬态电压抑制二极管主要采用平面结构，在衬底上通过异型掺杂直接形成P
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N结。平面结构的瞬态电压抑制二极管的抗静电放电(ESD)能力受限于管芯尺寸的大小，要想进一步提高器件的浪涌防护能力，只能进一步增大管芯尺寸，这与器件精密小型化的趋势相悖。尤其是，工作在较高电压下的平面结构的瞬态电压抑制二极管的钳位电压通常很高，浪涌防护能力很低。期待进一步改进瞬态电压抑制二极管的结构以在不增大器件管芯尺寸的同时提高瞬态电压抑制二极管的浪涌防护能力，降低瞬态电压抑制二极管的钳位电压。

技术实现思路

[0003]鉴于上述问题，本技术的目的在于提供一种半导体器件，提高了器件的浪涌防护能力，降低了器件的钳位电压。
[0004]本技术提供了一种半导体器件，包括：
[0005]衬底；
[0006]第一外延层，位于所述衬底上；
[0007]呈阵列排列的多个掺杂沟槽结构，所述多个掺杂沟槽结构位于所述第一外延层中，所述多个掺杂沟槽结构自所述第一外延层向所述衬底延伸；
[0008]位于所述第一外延层中的隔离沟槽结构，所述隔离沟槽结构自所述第一外延层向所述衬底延伸，所述隔离沟槽结构包围所述多个掺杂沟槽结构；
[0009]位于所述第一外延层中的注入区，所述注入区与所述多个掺杂沟槽结构电连接。
[0010]可选地，所述多个掺杂沟槽结构的顶部与所述注入区电连接，底部位于所述衬底中；
[0011]所述隔离沟槽结构的顶部位于所述第一外延层中，底部位于所述衬底中。
[0012]可选地，所述半导体器件还包括：
[0013]位于所述衬底上的第二外延层，所述第一外延层位于所述第二外延层上。
[0014]可选地，所述多个掺杂沟槽结构的顶部与所述注入区电连接，底部位于所述第二外延层中；
[0015]所述隔离沟槽结构的顶部位于所述第一外延层，底部位于所述第二外延层中。
[0016]可选地，所述多个掺杂沟槽结构包括：
[0017]位于所述第一外延层中的呈阵列排列的多个第一沟槽，所述多个第一沟槽彼此分开；
[0018]位于所述多个第一沟槽内的电极导体，所述电极导体填充所述多个第一沟槽，所述电极导体与所述注入区电连接。
[0019]可选地，所述隔离沟槽结构包括：
[0020]位于所述第一外延层中的第二沟槽，所述第二沟槽包围所述多个掺杂沟槽结构；
[0021]位于所述第二沟槽内的屏蔽介质层，所述屏蔽介质层覆盖所述第二沟槽的侧壁和底部；
[0022]位于所述屏蔽介质层上的填充介质体，所述填充介质体填充所述第二沟槽。
[0023]可选地，所述半导体器件还包括：
[0024]位于所述注入区上的第一钝化层，所述第一钝化层覆盖所述第一外延层，所述第一钝化层包括第一开口，所述第一开口暴露出部分所述注入区。
[0025]可选地，所述半导体器件还包括：
[0026]第一电极，位于所述第一钝化层上，通过所述第一开口与所述注入区电连接；
[0027]第二电极，位于所述衬底下方，与所述衬底电连接。
[0028]可选地，所述半导体器件还包括：
[0029]位于所述第一电极上的第二钝化层，所述第二钝化层覆盖所述第一钝化层和部分所述第一电极，所述第二钝化层包括第二开口，所述第二开口暴露出部分所述第一电极。
[0030]可选地，所述衬底、所述第一外延层和所述第二外延层为第一掺杂类型，所述多个掺杂沟槽结构和所述注入区为第二掺杂类型。
[0031]可选地，所述隔离沟槽结构的深度大于等于所述多个掺杂沟槽结构的深度。
[0032]可选地，所述第一外延层的电阻率大于所述衬底的电阻率；所述第一外延层的掺杂浓度小于所述衬底的掺杂浓度。
[0033]可选地，所述第一外延层的电阻率大于所述第二外延层的电阻率，所述第一外延层的掺杂浓度小于所述第二外延层的掺杂浓度。
[0034]可选地，所述第一外延层的厚度包括：2um至50um；所述第二外延层的厚度包括3um至15um。
[0035]可选地，所述多个掺杂沟槽结构的宽度包括0.5um至3um，所述多个掺杂沟槽结构的深度包括4um至60um，所述多个掺杂沟槽结构的槽间距包括0.5um至3um。
[0036]可选地，所述隔离沟槽结构的宽度包括0.5um至3um，所述隔离沟槽结构的深度包括4um至60um。
[0037]可选地，所述隔离沟槽结构和与所述隔离沟槽结构距离最近的所述掺杂沟槽结构之间的间距包括3um至15um。
[0038]可选地，所述屏蔽介质层的厚度包括至所述屏蔽介质层的材料包括二氧化硅，所述填充介质体的材料包括多晶硅。
[0039]可选地，所述电极导体的表面电阻包括3Ω/
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至10Ω/
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，所述电极导体的材料包括掺杂多晶硅或非晶硅。
[0040]可选地，所述半导体器件是瞬态电压抑制二极管。
[0041]根据本技术实施例提供的半导体器件，多个掺杂沟槽结构位于第一外延层
中，多个掺杂沟槽结构自第一外延层向衬底延伸。多个掺杂沟槽结构把击穿引向器件内部，改善了平面结构的瞬态电压抑制二极管的电场边缘集中导致的浪涌防护能力不足以及结深不易控制的问题，通过多个掺杂沟槽结构可以很容易地实现突变结，更好地控制器件的电压击穿特性。与同版面面积的平面结构的瞬态电压抑制二极管相比，本技术实施例中的半导体器件提高了浪涌防护能力，降低了钳位电压。本技术实施例中的半导体器件减小了器件尺寸，降低了制作成本。
[0042]隔离沟槽结构包围多个掺杂沟槽结构。隔离沟槽结构能够隔离外在环境对器件的影响，降低浪涌脉冲对器件本身冲击的影响，避免浪涌脉冲过大导致热量过快地聚集而引起器件失效，提高了器件的浪涌防护能力。
[0043]第一外延层抑制器件的表面电场，提高了器件的击穿电压和浪涌防护能力，降低了器件的钳位电压。第二外延层位于衬底上，第一外延层位于第二外延层上。多个掺杂沟槽结构的顶部与注入区电连接，底部位于第二外延层中。通过设置第二外延层可以减小高压器件的体电阻，降低钳位电压，从而进一步提高了器件的浪涌防护能力。
附图说明
[0044]通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；第一外延层，位于所述衬底上；呈阵列排列的多个掺杂沟槽结构，所述多个掺杂沟槽结构位于所述第一外延层中，所述多个掺杂沟槽结构自所述第一外延层向所述衬底延伸；位于所述第一外延层中的隔离沟槽结构，所述隔离沟槽结构自所述第一外延层向所述衬底延伸，所述隔离沟槽结构包围所述多个掺杂沟槽结构；位于所述第一外延层中的注入区，所述注入区与所述多个掺杂沟槽结构电连接。2.根据权利要求1所述的半导体器件，其特征在于，所述多个掺杂沟槽结构的顶部与所述注入区电连接，底部位于所述衬底中；所述隔离沟槽结构的顶部位于所述第一外延层中，底部位于所述衬底中。3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述衬底上的第二外延层，所述第一外延层位于所述第二外延层上。4.根据权利要求3所述的半导体器件，其特征在于，所述多个掺杂沟槽结构的顶部与所述注入区电连接，底部位于所述第二外延层中；所述隔离沟槽结构的顶部位于所述第一外延层，底部位于所述第二外延层中。5.根据权利要求1或3所述的半导体器件，其特征在于，所述多个掺杂沟槽结构包括：位于所述第一外延层中的呈阵列排列的多个第一沟槽，所述多个第一沟槽彼此分开；位于所述多个第一沟槽内的电极导体，所述电极导体填充所述多个第一沟槽，所述电极导体与所述注入区电连接。6.根据权利要求1或3所述的半导体器件，其特征在于，所述隔离沟槽结构包括：位于所述第一外延层中的第二沟槽，所述第二沟槽包围所述多个掺杂沟槽结构；位于所述第二沟槽内的屏蔽介质层，所述屏蔽介质层覆盖所述第二沟槽的侧壁和底部；位于所述屏蔽介质层上的填充介质体，所述填充介质体填充所述第二沟槽。7.根据权利要求1或3所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述注入区上的第一钝化层，所述第一钝化层覆盖所述第一外延层，所述第一钝化层包括第一开口，所述第一开口暴露出部分所述注入区。8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：第一电极，位于所述第一钝化层上，通过所述第一开口与所述注入区电连接；第二电极，位于所述衬底下方，与所述衬底电连接。9.根据权利要求...

【专利技术属性】
技术研发人员：那雪梅，张文文，喻洋，李吉锋，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：新型
国别省市：