一种计算机组成原理和系统结构的实验装置制造方法及图纸

本发明专利技术涉及一种计算机组成原理和系统结构的实验装置，属计算机教学实验仪器技术领域。该装置包括用于接收个人计算机中调试程序的操作命令的单片机，由装置使用者进行设计和测试的中央处理器，用于存储对中央处理器的功能进行测试的程序的存储器，三态总线驱动器以及三态输出的总线发送接收器。本发明专利技术装置的优点是，既满足验证性实验又满足开放式、创新式实验，使用者可以在本发明专利技术装置上设计各种普通ＣＰＵ、具有流水功能的ＣＰＵ、具有ｃａｃｈｅ功能的ＣＰＵ、超标量ＣＰＵ，并成功地对设计的ＣＰＵ进行测试。

【技术实现步骤摘要】

本专利技术涉及一种计算机组成原理和系统结构的实验装置，属计算机教学实验仪器

技术介绍
计算机组成原理和计算机系统结构都是大学很重要的基础课。目前市场上计算机组成原理的实验装置有若干种，例如清华大学科教仪器厂生产的TEC-2000计算机组成原理实验系统，其结构框图如图1所示，北京理工达胜科技有限公司生产的EL-JY计算机组成原理教学实验系统和西安唐都科教仪器开发有限责任公司生产的TDN-CM++计算机组成和系统结构教学实验系统。TEC-2000计算机组成原理实验系统，其结构框图如图1所示。由中央处理器(以下简称CPU)和监控程序及静态随机读写(RAM)存储器组成一台实验计算机，实验计算机和个人计算机机中的调试软件通过RS232通讯，个人计算机机中的调试软件通过RS232通讯指挥实验计算机的调试。实验计算机由于使用了固化的监控程序，因此实验计算机的指令集是固定的。由于CPU不是由1片现场可编程门阵列FPGA构成，系统结构是固定的、不可改变的。由于采用了实验计算机和个人计算机机上的调试软件通过RS232通讯的方式调试实验计算机，无法做到对实验装置中的CPU进行半个时钟脉冲和1个时钟脉冲的控制。尤其是采用固化的监控程序，指令集及系统结构不可改变，因此不利于发挥学生的创造性。
技术实现思路
本专利技术的目的是设计一种计算机组成原理和系统结构的实验装置，在该实验装置上进行指令集可随时改变的开放式CPU的设计和检测，实现CPU系统结构的可变性。本专利技术提出的计算机组成原理和系统结构的实验装置，包括单片机，中央处理器，存储器，第一、第二、第三和第四三态总线驱动器，第一和第二三态输出的总线发送接收器；其中(1)单片机，用于接收个人计算机中调试程序的操作命令，并回送操作命令执行的结果，操作命令用于对中央处理器进行测试；(2)中央处理器，由装置使用者进行设计和测试，中央处理器的时钟由单片机提供；(3)存储器，用于存储上述装置使用者编写的对中央处理器的功能进行测试的程序及其运行结果；(4)第一三态总线驱动器，用于接通或者断开单片机与中央处理器之间的寄存器数据总线和单片机数据总线的逻辑连接；(5)第二三态总线驱动器，用于接通或断开中央处理器与存储器之间的CPU存储器地址总线与存储器地址总线之间的逻辑连接；(6)第三三态总线驱动器，用于接通或断开单片机与中央处理器之间的CPU存储器地址总线与单片机数据总线的逻辑连接；(7)第四三态总线驱动器，用于接通或断开单片机与存储器之间的存储器地址总线与单片机地址总线的逻辑连接；(8)第一三态输出的总线发送接收器，用于接通或断开中央处理器与存储器之间的CPU数据总线与存储器数据总线的逻辑连接；(9)第二三态输出的总线发送接收器，用于接通或断开单片机与存储器之间的单片机数据总线与存储器数据总线的逻辑连接；上述单片机通过寄存器地址总线、CPU时钟线与中央处理器相连，通过单片机数据总线与第二三态输出的总线发送接收器相连，通过单片机数据总线分别与第一、第三三态总线驱动器相连，通过单片机地址总线与第四三态总线驱动器相连；上述中央处理器通过寄存器数据总线与第一三态总线驱动器相连，通过CPU数据总线与第一三态输出的总线发送接收器相连，通过CPU存储器地址总线分别与第二、第三三态总线驱动器相连；上述存储器通过存储器数据总线分别与第一、第二三态输出的总线发送接收器相连，通过存储器地址总线分别与第二、第四三态总线驱动器相连。本专利技术提出的计算机组成原理和系统结构的实验装置，具有既满足验证性实验又满足开放式、创新式实验的优点，使用者可以在本专利技术装置上设计各种普通CPU、具有流水功能的CPU、具有高速缓存(cache)功能的CPU、超标量CPU，并成功地对设计的CPU进行测试，与已有技术相比，具有更好的教学效果。采用本专利技术的计算机组成原理和系统结构的实验装置，实现了现有的实验装置不能完成的指令集可随时改变的开放式CPU的设计和检测，实现CPU系统结构的可变性；实现对CPU进行半个时钟和1个时钟和连续运行的控制；实现对CPU各内部寄存器的检测。附图说明图1是已有技术的结构框图。图2是本专利技术提出的计算机组成原理和系统结构的实验装置的结构框图。图3(1)和图3(2)是本专利技术实验装置的一个实施例的电路图。具体实施例方式本专利技术提出的计算机组成原理和系统结构的实验装置的结构框图如图2所示，包括单片机K2，中央处理器K9，存储器K10，第一、第二、第三和第四三态总线驱动器K3、K7、K8、K5，第一和第二三态输出的总线发送接收器K6和K4；其中(1)单片机K2，用于接收个人计算机中调试程序的操作命令，并回送操作命令执行的结果，操作命令用于对中央处理器K9进行测试；(2)中央处理器K9，由装置使用者进行设计和测试，中央处理器K9的时钟由单片机提供；(3)存储器K10，用于存储上述装置使用者编写的对中央处理器K9的功能进行测试的程序及其运行结果；(4)第一三态总线驱动器K3，用于接通或者断开单片机与中央处理器之间的寄存器数据总线和单片机数据总线的逻辑连接； (5)第二三态总线驱动器K7，用于接通或断开中央处理器与存储器之间的CPU存储器地址总线与存储器地址总线之间的逻辑连接；(6)第三三态总线驱动器K8，用于接通或断开单片机与中央处理器之间的CPU存储器地址总线与单片机数据总线的逻辑连接；(7)第四三态总线驱动器K5，用于接通或断开单片机与存储器之间的存储器地址总线与单片机地址总线的逻辑连接；(8)第一三态输出的总线发送接收器K6，用于接通或断开中央处理器与存储器之间的CPU数据总线与存储器数据总线的逻辑连接；(9)第二三态输出的总线发送接收器K4，用于接通或断开单片机与存储器之间的单片机数据总线与存储器数据总线的逻辑连接；上述单片机K2通过寄存器地址总线、CPU时钟线与中央处理器K9相连，通过单片机数据总线与第二三态输出的总线发送接收器K4相连，通过单片机数据总线分别与第一、第三三态总线驱动器K3、K8相连，通过单片机地址总线与第四三态总线驱动器K5相连；上述中央处理器K9通过寄存器数据总线与第一三态总线驱动器K3相连，通过CPU数据总线与第一三态输出的总线发送接收器K6相连，通过CPU存储器地址总线分别与第二、第三三态总线驱动器K7、K8相连；上述存储器K10通过存储器数据总线分别与第一、第二三态输出的总线发送接收器K6、K4相连，通过存储器地址总线分别与第二、第四三态总线驱动器K7、K5相连。本专利技术实验装置中与单片机实现RS232通讯的个人计算机上的调试程序，采用规则文件和汇编语言程序相结合的方法，通过规则文件定义CPU的指令集，为指令集和CPU系统结构的可变性提供基本条件；通过汇编语言文件设计CPU的测试程序，在调试软件的指挥下，使用测试程序对使用者设计的CPU进行测试。本专利技术装置中的CPU由一片现场可编程阵列逻辑(以下简称FPGA)器件构成，通过软件下载的方式能把普通CPU、具有流水功能的CPU、具有cache功能的CPU、超标量CPU等各种不同系统结构的CPU下载到FPGA芯片中，单片机控制CPU，不需要固化的监控程序。个人计算机上的调试软件通过RS232通讯指挥单片机操作，单片机将个人计算机机上的CPU测试本文档来自技高网...

【技术保护点】
一种计算机组成原理和系统结构的实验装置，其特征在于该实验装置包括单片机，中央处理器，存储器，第一、第二、第三和第四三态总线驱动器，第一和第二三态输出的总线发送接收器；其中（１）单片机，用于接收个人计算机中调试程序的操作命令，并回送操 作命令执行的结果，操作命令用于对中央处理器进行测试；（２）中央处理器，由装置使用者进行设计和调试，中央处理器的时钟由单片机提供；（３）存储器，用于存储上述装置使用者编写的对中央处理器的功能进行测试的程序及其运行结果； （４）第一三态总线驱动器，用于接通或者断开单片机与中央处理器之间的寄存器数据总线和单片机数据总线的逻辑连接；（５）第二三态总线驱动器，用于接通或断开中央处理器与存储器之间的ＣＰＵ存储器地址总线与存储器地址之间的逻辑连接；（６ ）第三三态总线驱动器，用于接通或断开单片机与中央处理器之间的ＣＰＵ存储器地址总线与单片机数据总线的逻辑连接；（７）第四三态总线驱动器，用于接通或断开单片机与存储器之间的存储器地址总线与单片机地址总线的逻辑连接；（８）第一三态 输出的总线发送接收器，用于接通或断开中央处理器与存储器之间的ＣＰＵ数据总线与存储器数据总线的逻辑连接；（９）第二三态输出的总线发送接收器，用于接通或断开单片机与存储器之间的单片机数据总线与存储器数据总线的逻辑连接；上述单片机 通过寄存器地址总线、ＣＰＵ时钟线与中央处理器相连，通过单片机数据总线与第二三态输出的总线发送接收器相连，通过单片机数据总线与第一、第三三态总线驱动器相连，通过单片机地址总线与第四三态总线驱动器相连；上述中央处理器通过寄存器数据总线与第一三态总线驱动器相连，通过ＣＰＵ数据总线与第一三态输出的总线发送接收器相连，通过ＣＰＵ存储器地址总线分别与第二、第三三态总线驱动器相连；上述存储器通过存储器数据总线分别与第一、第二三态输出的总线发送接收器相连，通过存储器地址总线分别与第二、第四三态总线驱动器相连。...

【技术特征摘要】

【专利技术属性】
技术研发人员：汤志忠，杨春武，李山山，潘轲，于艳丽，刘敬晗，
申请(专利权)人：清华大学科教仪器厂，
类型：发明
国别省市：11[中国|北京]