半导体器件和制造半导体器件的方法技术

N型金属氧化物半导体(NMOS)晶体管包括第一栅极和沿第一方向设置在第一栅极的第一侧壁上的第一间隔件结构。第一间隔件结构在第一方向上具有第一厚度，并且该第一厚度是从第一间隔件结构的外表面的最外点到第一侧壁测量的。P型金属氧化物半导体(PMOS)晶体管包括第二栅极和第二间隔件结构，第二间隔件结构沿第一方向设置在第二栅极的第二侧壁上，并且从第二间隔件结构的外表面的最外点到第二侧壁测量。第二间隔件结构具有大于第一厚度的第二厚度。NMOS晶体管是静态随机存取存储器(SRAM)单元的传输门，而PMOS晶体管是SRAM单元的上拉器件。根据本申请的实施例，提供了半导体器件和制造半导体器件的方法。

【技术实现步骤摘要】
半导体器件和制造半导体器件的方法
本申请的实施例涉及半导体器件和制造半导体器件的方法。
技术介绍
在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件已成为高速通信、图像处理和片上系统(SOC)产品的流行存储单元。微处理器和SOC中的嵌入式SRAM的数量不断增加，以满足每一代新技术的性能要求。随着硅技术不断从一代扩展到下一代，寄生效应可能越来越影响SRAM器件的性能。例如，随着半导体部件尺寸的不断缩小，器件的寄生效应和间隙填充问题可能会成为更大的因素，这可能会导致SRAM的性能降低甚至出现器件故障。因此，尽管现有的SRAM器件通常已足以满足其预期的目的，但它们不是在每个方面都完全令人满意。
技术实现思路
根据本申请的实施例，提供了一种半导体器件，包括：N型金属氧化物半导体(NMOS)晶体管，其中，NMOS晶体管包括第一栅极和沿第一方向设置在第一栅极的侧壁上的第一间隔件结构，其中，第一间隔件结构在第一方向上具有第一厚度，其中，第一厚度是从第一间隔件结构的外表面的最外点到第一栅极的侧壁测量的；和P型金属氧化物半导体(PMOS)晶体管，其中，PMOS晶体管包括第二栅极和沿第一方向设置在第二栅极的侧壁上的第二间隔件结构，其中，第二厚度是从第二间隔件结构的外表面的最外点到第二栅极的侧壁测量的，其中，第二间隔件结构的第二厚度大于第一厚度。根据本申请的另一个实施例，提供了一种半导体器件，包括：静态随机存取存储器(SRAM)，静态随机存取存储器至少包括传输门(PG)晶体管和上拉(PU)晶体管；其中：PG晶体管包括设置在衬底上方的第一栅极、设置在第一栅极的侧壁上的第一栅极间隔件结构以及设置在衬底中的第一源极/漏极区域；PU晶体管包括设置在衬底上方的第二栅极、设置在第二栅极的侧壁上的第二栅极间隔件结构以及设置在衬底中的第二源极/漏极区域；第一栅极间隔件结构具有第一最大横向尺寸；并且第二栅极间隔件结构具有第二最大横向尺寸，第二最大横向尺寸基本上大于第一最大横向尺寸。根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：在N型晶体管的第一栅极上方和P型晶体管的第二栅极上方形成多个间隔件层；形成覆盖N型晶体管的第一保护掩模；蚀刻P型晶体管上方的多个间隔件层以在第二栅极周围形成第二栅极间隔件结构，其中，第二栅极间隔件结构形成为具有第二横向尺寸，并且其中，第一保护掩模保护N型晶体管不被蚀刻；去除第一保护掩模并形成覆盖P型晶体管的第二保护掩模；以及蚀刻N型晶体管上方的多个间隔件层以在第一栅极周围形成第一栅极间隔件结构，其中，第一栅极间隔件结构形成为具有基本上小于第二最大横向尺寸的第一最大横向尺寸，并且其中，第二保护掩模保护P型晶体管不被蚀刻。本申请的实施例提供了通过间隔件调整优化SRAM速度和裕度。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应强调的是，所附附图仅示出了本专利技术的典型实施例，因此不应视为对本专利技术范围的限制，因为本专利技术可以同样很好地应用于其他实施例。图1示出根据本公开的实施例的用于1位SRAM单元的电路示意图。图2示出根据本公开的实施例的FinFET器件的三维立体图。图3是示出α比率与SRAM最小操作电压之间的关系的曲线图。图4-图15是根据本公开的实施例的处于制造的各个阶段的半导体器件的截面图。图16-图17是根据本公开的实施例的处于制造阶段的半导体器件的俯视图。图18示出根据本公开的实施例的集成电路制造系统。图19是示出根据本公开的各个方面的制造半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然这些仅是实例并不旨在限定。例如，在随后的说明书中，在第二部件上方或者上形成第一部件可以包括形成的第一部件与第二部件直接接触的实施例，并且也可以包括额外的部件可形成在第一部件和第二部件之间，从而使得第一部件和第二部件可不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。更进一步，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在包括所描述的数值的合理范围内的数值，诸如本领域技术人员所理解的所描述的数值的+/-10％或其他值。例如，词语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。本公开针对但不限于静态随机存取存储器(SRAM)器件。SRAM器件是一种半导体存储器，其使用双稳态锁存电路(例如，触发器)来存储信息的二进制位。典型的SRAM单元可以包括上拉(PU)晶体管、下拉(PD)晶体管和传输门(PG)晶体管。随着半导体技术节点继续发展到更小的代(例如，小于10纳米节点)，SRAM写入和读取裕度可能变得更加重要。可以调整SRAM的α比率(定义为PU的Idsat(饱和电流)除以PG的Idsat)，以实现期望的SRAM写入和/或读取裕度。由于Idsat是阈值电压(Vt)的反函数，因此可以将阈值电压调整为达到期望的Idsat。常规阈值电压调整技术通常仅依赖于配置栅电极的材料组成和/或功函数金属层厚度。但是，随着器件尺寸的不断缩小，这种方法遇到了困难。例如，栅电极形成工艺可以涉及栅极替换工艺，其中去除伪栅电极以形成开口，并且含金属的栅电极(包括用于调整阈值电压的功函数金属层)填充在开口中，以替换去除的伪栅电极。随着器件尺寸的不断缩小，开口(由于去除了伪栅电极而形成)也变得越来越小或越来越窄，这使得金属栅电极(包含功函数金属层)很难填充。在一些情况下，气隙可能会滞留在金属栅电极中。另外，N型金属栅极可以与P型金属栅极共享直接边界。随着器件尺寸的不断缩小，也很可能发生从一种金属栅极到相反类型的金属栅极(与之相邻)的金属扩散(例如，由含铝的功函数金属层引起)，这是不期望的。由于这些原因，半导体器件的按比例缩小使得仅使用金属栅电极的功函数金属层来调整阈值电压变得越来越困难。为了克服上述问题，本公开通过配置SRAM器件的晶体管的栅极间隔件来调整阈值电压。例如，在一些实施例中，用于N型晶体管的栅极间隔件可以被配置为比用于P型晶体管的栅极间隔件更薄(在横向尺寸上)。这允许将α比率调整为期望值，以优化写入裕度和读取裕度。此外，在一些实施例中，空气间隔件也可以被实本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/nN型金属氧化物半导体晶体管，其中，所述N型金属氧化物半导体晶体管包括第一栅极和沿第一方向设置在所述第一栅极的侧壁上的第一间隔件结构，其中，所述第一间隔件结构在第一方向上具有第一厚度，其中，所述第一厚度是从所述第一间隔件结构的外表面的最外点到所述第一栅极的侧壁测量的；和/nP型金属氧化物半导体晶体管，其中，所述P型金属氧化物半导体晶体管包括第二栅极和沿所述第一方向设置在所述第二栅极的侧壁上的第二间隔件结构，其中，所述第二厚度是从所述第二间隔件结构的外表面的最外点到所述第二栅极的侧壁测量的，其中，所述第二间隔件结构的第二厚度大于所述第一厚度。/n

【技术特征摘要】
20200227 US 62/982,183;20200929 US 17/036,4871.一种半导体器件，包括：
N型金属氧化物半导体晶体管，其中，所述N型金属氧化物半导体晶体管包括第一栅极和沿第一方向设置在所述第一栅极的侧壁上的第一间隔件结构，其中，所述第一间隔件结构在第一方向上具有第一厚度，其中，所述第一厚度是从所述第一间隔件结构的外表面的最外点到所述第一栅极的侧壁测量的；和
P型金属氧化物半导体晶体管，其中，所述P型金属氧化物半导体晶体管包括第二栅极和沿所述第一方向设置在所述第二栅极的侧壁上的第二间隔件结构，其中，所述第二厚度是从所述第二间隔件结构的外表面的最外点到所述第二栅极的侧壁测量的，其中，所述第二间隔件结构的第二厚度大于所述第一厚度。


2.根据权利要求1所述的半导体器件，其中：
所述第一间隔件结构包括具有彼此不同的介电常数的多个第一间隔件；并且
所述第二间隔件结构包括具有彼此不同的介电常数的多个第二间隔件。


3.根据权利要求2所述的半导体器件，其中：
所述多个第一间隔件包括第一内部间隔件和第一外部间隔件，所述第一内部间隔件设置为比所述第一外部间隔件更靠近所述第一栅极；
所述多个第二间隔件包括第二内部间隔件和第二外部间隔件，所述第二内部间隔件设置为比所述第二外部间隔件更靠近所述第二栅极；并且
在所述第一方向上，所述第二外部间隔件基本上比所述第一外部间隔件更厚。


4.根据权利要求3所述的半导体器件，其中，所述第二外部间隔件的厚度与所述第一外部间隔件的厚度之比在约3.33:1至约6:1的范围内。


5.根据权利要求3所述的半导体器件，其中，所述第二内部间隔件的厚度基本上等于所述第一内部间隔件的厚度。


6.根据权利要求3所述的半导体器件，其中：
第一空气间隔件设置在所述第一内部间隔件和所述第一外部间隔件之间；并且
第二空气间隔件设置...

【专利技术属性】
技术研发人员：林士豪，杨智铨，苏信文，林建隆，林建智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71