半导体器件和半导体系统技术方案

本申请公开了一种半导体器件和半导体系统。半导体器件包括核心电路和修复电路。核心电路包括第一存储区域和第二存储区域以及修复区域，其中每个区域具有由第一内部地址、第二内部地址和修复地址选择的列。核心电路通过由第一内部地址、第二内部地址和修复地址选择的列来接收或输出数据。修复电路通过改变地址中所包括的第一组地址和第二组地址的逻辑电平来产生第一内部地址和第二内部地址，被配置为从第一故障地址和第二故障地址产生修复地址，以及被配置为从第一故障地址和第二故障地址产生用于改变数据的输入/输出(I/O)路径的选择信号，以便修复列中的故障列。

【技术实现步骤摘要】
半导体器件和半导体系统相关申请的交叉引用本申请要求于2020年2月26日提交的申请号为10-2020-0023719的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例涉及对具有有缺陷单元的列进行修复的半导体器件以及具有该半导体器件的半导体系统。
技术介绍
对增大半导体器件中的集成密度的尝试通常导致在半导体器件的制造期间故障存储单元的增加。这可能导致半导体器件的制造良率降低。即使每个半导体器件具有单个有缺陷存储单元，也不能将半导体器件提供给客户。许多努力已经集中在提高高度集成的半导体器件的制造良率上。例如，利用使用熔丝的修复技术已被广泛用于提高高度集成的半导体器件的制造良率。根据利用使用熔丝的修复技术，通过使用熔丝来储存有缺陷存储单元的地址。在这种情况下，如果执行针对有缺陷存储单元的列操作，则可以用与正常存储单元相对应的冗余存储单元来替换有缺陷存储单元。
技术实现思路
根据一个实施例，一种半导体器件包括核心电路和修复电路。核心电路被配置为包括第一存储区域和第二存储区域以及修复区域，其中每个区域具有由第一内部地址、第二内部地址和修复地址选择的列。核心电路被配置为通过由第一内部地址、第二内部地址和修复地址选择的列来接收或输出数据。修复电路被配置为通过改变地址中所包括的第一组地址和第二组地址的逻辑电平来产生第一内部地址和第二内部地址，被配置为从第一故障地址和第二故障地址产生修复地址，以及被配置为从第一故障地址和第二故障地址产生用于更改数据的输入/输出(I/O)路径的选择信号，以便修复列中的故障列。根据另一实施例，一种半导体器件包括核心电路和修复电路。核心电路被配置为基于第一内部地址、第二内部地址和修复地址而用第二存储区域和修复区域中的任意一个来替换具有故障列的第一存储区域，以接收或输出数据。修复电路被配置为通过改变地址中所包括的第一组地址和第二组地址的逻辑电平来产生第一内部地址和第二内部地址，被配置为从第一故障地址和第二故障地址产生修复地址，以及被配置为从第一故障地址和第二故障地址产生用于改变数据的输入/输出(I/O)路径选择信号，以便修复故障列。附图说明图1是示出根据本公开的实施例的半导体系统的配置的框图。图2是示出包括在图1所示的半导体系统中的半导体器件的配置的框图。图3是示出包括在图2所示的半导体器件中的核心电路的配置的框图。图4是示出包括在图3所示的核心电路中的数据处理电路的配置的电路图。图5是示出包括在图2所示的半导体器件中的修复电路的配置的框图。图6是示出包括在图5所示的修复电路中的正常熔丝电路的配置的框图。图7示出了包括在图6所示的正常熔丝电路中的第一正常熔丝电路的配置。图8至图12示出了根据本公开的实施例的半导体系统的修复操作。图13是示出采用图1至图12所示的半导体系统的电子系统的配置的框图。具体实施方式将被理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件，反之亦然。此外，将被理解的是，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为高于逻辑“低”电平的电压电平的电压电平。另外，信号的逻辑电平可以根据实施例而被设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设置为具有逻辑“低”电平。在下文中将参考附图详细描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。如图1所示，根据实施例的半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括核心电路100和修复电路200。控制器10可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一控制引脚11和第一半导体引脚21可以通过第一传输线L11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线L31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线L51彼此连接。第四控制引脚71和第四半导体引脚81可以通过第四传输线L71彼此连接。控制器10可以通过第一传输线L11向半导体器件20发送命令AMD以控制半导体器件20。控制器10可以通过第二传输线L31向半导体器件20发送故障地址FADD以控制半导体器件20。控制器10可以通过第三传输线L51向半导体器件20发送地址ADD以控制半导体器件20。控制器10可以通过第四传输线L71向半导体器件20发送数据DATA，或者可以通过第四传输线L71从半导体器件20接收数据DATA。控制器10可以将命令CMD、故障地址FADD和地址ADD输出到半导体器件20，以执行列操作的读取操作。控制器10可以在读取操作期间从半导体器件20接收数据DATA。控制器10可以将命令CMD、故障地址FADD，地址ADD和数据DATA输出到半导体器件20，以执行列操作的写入操作。控制器10可以将命令CMD、故障地址FADD、地址ADD和数据DATA输出到半导体器件20以执行修复操作。核心电路100可以包括具有由第一至第四内部地址(图2的IADD1<1:64>、IADD2<1:64>、IADD3<1:64>和IADD4<1:64>)和修复地址(图2的RADD<1:64>)选择的列的第一至第四存储区域(图3的110、120、130和140)和修复区域(图3的150)。核心电路100可以通过由第一至第四内部地址(图2的IADD1<1:64>、IADD2<1:64>、IADD3<1:64>和IADD4<1:64>)和修复地址(图2的RADD<1:64>)选择的列来接收或输出数据(图2的DATA<1:N>)。核心电路100可以基于第一至第四内部地址(图2的IADD1<1:64>、IADD2<1:64>、IADD3<1:64>和IADD4<1:64>)和修复地址(图2的RADD<1:64>)而通过使用第一至第四存储区域(图3的本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n核心电路，其被配置为包括第一存储区域和第二存储区域以及修复区域，其中每个区域具有由第一内部地址、第二内部地址和修复地址选择的列，以及被配置为通过由所述第一内部地址、所述第二内部地址和所述修复地址选择的列来接收或输出数据；以及/n修复电路，其被配置为通过改变地址中所包括的第一组地址和第二组地址的逻辑电平来产生所述第一内部地址和所述第二内部地址，被配置为从第一故障地址和第二故障地址产生所述修复地址，以及被配置为从所述第一故障地址和所述第二故障地址产生用于改变所述数据的输入/输出(I/O)路径的选择信号，以便修复所述列中的故障列。/n

【技术特征摘要】
20200226 KR 10-2020-00237191.一种半导体器件，包括：
核心电路，其被配置为包括第一存储区域和第二存储区域以及修复区域，其中每个区域具有由第一内部地址、第二内部地址和修复地址选择的列，以及被配置为通过由所述第一内部地址、所述第二内部地址和所述修复地址选择的列来接收或输出数据；以及
修复电路，其被配置为通过改变地址中所包括的第一组地址和第二组地址的逻辑电平来产生所述第一内部地址和所述第二内部地址，被配置为从第一故障地址和第二故障地址产生所述修复地址，以及被配置为从所述第一故障地址和所述第二故障地址产生用于改变所述数据的输入/输出(I/O)路径的选择信号，以便修复所述列中的故障列。


2.根据权利要求1所述的半导体器件，其中，基于所述第一内部地址、所述第二内部地址和所述修复地址，用包括在所述第一存储区域和所述第二存储区域以及所述修复区域中的正常列中的任意一个来替换所述列之中的所述故障列。


3.根据权利要求1所述的半导体器件，其中，
其中，所述第一存储区域、所述第二存储区域和所述修复区域具有相同的配置，所述配置为由多个列组成；以及
其中，当所述第一存储区域的故障列和所述第二存储区域的故障列具有相同的列地址时，用所述修复区域的具有与所述第一存储区域的故障列相同的列地址的列来替换所述第一存储区域的故障列，以及用所述第二存储区域中所包括的列中的另一列来替换所述第二存储区域的故障列。


4.根据权利要求1所述的半导体器件，
其中，所述第一组地址和所述第二组地址中的每个包括多个比特位；以及
其中，所述修复电路将包括在所述第一组地址和所述第二组地址中的多个比特位的逻辑电平反相，以产生所述第一内部地址和所述第二内部地址，以便修复所述列的故障列。


5.根据权利要求1所述的半导体器件，其中，基于所述选择信号，所述核心电路通过所述修复区域和除具有所述故障列的所述存储区域之外的其他存储区域来接收和输出所述数据。


6.根据权利要求1所述的半导体器件，其中，所述核心电路包括：
所述第一存储区域，其被配置为包括多个列，所述多个列中的一个列由命令和所述第一内部地址选择，并且被配置为通过第一局部I/O线接收或输出所述数据；
所述第二存储区域，其被配置为包括多个列，所述多个列中的一个列由所述命令和所述第二内部地址选择，并且被配置为通过第二局部I/O线接收或输出所述数据；
所述修复区域，其被配置为包括多个列，所述多个列中的一个列由所述命令和所述修复地址选择，并且被配置为通过修复I/O线接收或输出所述数据；以及
数据处理电路，其被配置为在写入操作和读取操作期间，通过全局I/O线、所述第一局部I/O线、所述第二局部I/O线和所述修复I/O线来接收和输出所述数据。


7.根据权利要求6所述的半导体器件，
其中，所述数据处理电路被配置为在所述写入操作期间，将通过所述全局I/O线输入的数据输出到由所述选择信号选择的所述第一局部I/O线、所述第二局部I/O线和所述修复I/O线中的至少一个；以及
其中，所述数据处理电路被配置为在所述读取操作期间，通过所述全局I/O线输出加载在由所述选择信号选择的所述第一局部I/O线、所述第二局部I/O线和所述修复I/O线中的至少一个上的数据。


8.根据权利要求6所述的半导体器件，其中，所述数据处理电路包括：
第一数据I/O电路，其被配置为在所述写入操作和所述读取操作期间，通过所述全局I/O线、所述第一局部I/O线和所述第二局部I/O线接收和输出所述数据；
第二数据I/O电路，其被配置为在所述写入操作和所述读取操作期间，通过所述全局I/O线、所述第二局部I/O线和所述修复I/O线接收和输出所述数据；以及
第三数据I/O电路，其被配置为在所述写入操作期间，将加载在所述全局I/O线上的数据输出到所述修复I/O线。


9.根据权利要求8所述的半导体器件，
其中，所述第一数据I/O电路被配置为在所述写入操作期间，将加载在所述全局I/O线上的数据输出到由所述选择信号选择的所述第一局部I/O线和所述第二局部I/O线中的任意一个；以及
其中，所述第一数据I/O电路被配置为在所述读取操作期间，将加载在由所述选择信号选择的所述第一局部I/O线和所述第二局部I/O线中的任意一个上的数据输出至所述全局I/O线。


10.根据权利要求8所述的半导体器件，
其中，所述第二数据I/O电路被配置为在所述写入操作期间，将加载在所述全局I/O线上的数据输出到由所述选择信号选择的所述第二局部I/O线和所述修复I/O线中的任意一个；以及
其中，所述第二数据I/O电路被配置为在所述读取操作期间，将加载在由所述选择信号选择的所述第二局部I/O线和所述修复I/O线中的任意一个上的数据输出到所述全局I/O线。


11.根据权利要求1所述的半导体器件，其中，所述修复电路包括：
选择信号产生电路，其被配置为从所述第一故障地址和所述第二故障地址以及所述地址产生所述选择信号；
正常熔丝电路，其被配置为将所述第一故障地址和所述第二故障地址与所述地址进行比较，并且被配置为通过基于比较结果而改变所述地址中包括的所述第一组地址和所述第二组地址的逻辑电平来产生所述第一内部地址和所述第二内部地址；以及
修复熔丝电路，其被配置为储存所述第一故障地址和所述第二故障地址，并且被配置为产生在所述地址的逻辑电平组合与所述第一故障地址和所述第二故障地址的逻辑电平组合相同时被使能的所述修复地址。


12.根据权利要求11所述的半导体器件，其中，所述正常熔丝电路包括：
第一正常熔丝电路和第二正常熔丝电路，其被配置为将所述第一故障地址和所述第二故障地址与所述地址进行比较，以及被配置为通过基于比较结果而改变所述地址中包括的所述第一组地址和所述第二组地址的逻辑电平来产生第一传送地址或第二传送地址；以及
第一地址解码器和第二解码器，其被配置为对所述第一传送地址和所述第二传送地址进行解码，以产生所述第一内部地址和所述第二内部地址。


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【专利技术属性】
技术研发人员：姜栋皓，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR