一种大邻域图像并行处理方法技术

本发明专利技术涉及一种大邻域图像并行处理方法，属于图像处理技术领域；该方法采用的邻域图像处理算法、对邻域图像的存储及邻域图像数据处理均采用同一类型的邻域图像并行数据结构，以实现超高速的图像处理，所述邻域并行数据结构最大包含６００点象素，图像的ｂｉｔ位为８ｂｉｔ。该方法综合考虑了算法、存储和处理的必然联系，从而采用了并行的算法数据结构、并行存取的存储数据结构、并行处理的数据结构三者同一的原理，在当前可资利用的条件下，以较小代价实现超高速的图像处理。本发明专利技术可应用在国防、工业自动化等领域用。

【技术实现步骤摘要】

本专利技术属于图像处理
，特别涉及图像处理领域中的高速图像处理技术。技术背景高速目标检测、定位和跟踪以及遥感图像处理、人脸识别、指纹识别等方面，都需要 进行高速的图像处理技术。在图像处理中，邻域图像处理具有普遍性，其特点是邻域性强、 计算量大。常用的邻域图像处理算法的邻域数据结构如图l所示(各虚线框表示不同大小 的邻域数据结构，其中O表示图像的一个象素)。然而，当前图像存储体的结构难以实现高速的大邻域图像处理的要求。对于邻域图像处理的邻域数据的形成，目前主要采用延迟线的技术。图2给出了采用行延迟线实现3x3 巻积器的框图。在图2中，用两级行延迟线形成了相邻3行的图像数据。如果要进行25行x24列的邻域图像处理，则需要24级行延迟线。这种方法存在行延迟线复杂度高、耗时多、灵活性差等缺点。在计算机的MMX/SSE技术中，能并行处理8点或16点的8bit的图像数据，但由于不 能有效组织邻域图像数据，因此不能实现高效的邻域图像处理。可以说，大邻域图像处理的速度是当前制约图像处理发展的一个瓶颈，其优劣不仅影 响重要行业的应用，也影响图像处理算法的深入发展。
技术实现思路
本专利技术的目的是为了克服已有的单点处理和依据行延迟线形成图像邻域的不足之处， 也为了有效地解决大邻域图像处理的难题，而提出了，该方 法以较小代价实现超高速的图像处理。本专利技术提出的，对图像采用邻域并行处理，其特征在于， 采用的邻域图像处理算法、对邻域图像的存储及邻域图像数据处理均采用同一类型的邻域 图像并行数据结构，以实现超高速的图像处理，所述邻域并行数据结构最大包含600点象 素，图像的bit位为8bit。本专利技术的特点及效果本专利技术方法综合考虑了算法、存储和处理的必然联系，从而采用了并行的算法数据结构、并行存取的存储数据结构、并行处逢的数据结构三者同一的原理，在当前可资利用的 条件下，以较小代价实现超高速的图像处理。本专利技术可应用在国防、工业自动化等领域用。附图说明图1为常用的邻域图像处理算法的邻域数据结构。图2为已有的一个基于行延迟线技术的3x3巻积器的框图。图3为本专利技术的一个存储单元存储相同列且连续行的8个象素的排列形式。图4为本专利技术采用加法器实现地址变换的框图。图5为本专利技术的数据排序电路实现的功能示意图。图6为本专利技术的单列32个相邻行数据的一级点延迟电路。图7为本专利技术的32行N列的邻域数据形成电路。图8为本专利技术的双寄存器加一个乘法器的基本结构图。 图9为本专利技术最大含600点象素的邻域图像并行处理装置的框图。具体实施方式本专利技术提出的结合附图及实施例详细说明如下 本专利技术提出的，对图像釆用邻域并行处理，其特征在于， 采用的邻域图像处理算法、对邻域图像的存储及邻域图像数据处理均采用同一类型的邻域 图像并行数据结构，以实现超高速的图像处理，所述邻域并行数据结构最大包含600点象 素，图像的bit位为8bit。所述图像处理算法包括邻域处理算法或是点处理算法，其中采用所述邻域处理算法，邻域图像并行数据结构为M(行)xW(列)，其中'MxA^600且Af《25;采用所述点处理算法，邻域图像并行数据结构为1列32行。所述图像邻域数据的存取方式包括l).采用4个同类的存储容量均为64A:x64Z^且具有按字节写入功能的半导体存储芯 片，其中1^1024，按照确定的分组存储的规律构成一个容量为2xl024xl024x8W的邻域图像存储体，X 地址为xo,xi,X2,X3，x4，巧,X6,"，x8"9 ;Y地址为3Wl,"J3，>W5，y6,>W8，>WlO ;该分组存储的规律是存储芯片编与分别为Ci，C2,C3,C4， 第J列第32x/行 32x/十7行的象素存入Ci芯片中， 第J列第32 x / + 8行 32 x / +15行的象素存入C12芯片中， 第J歹ij第32 x / +16行 32 x / + 23行的象素存入C3芯片中， 第J列第32 x J + 24行~ 32 x / + 3 l行的象素存入C4芯片中， 其中，/ = 0，1,*",63;2) .所选用的存储芯片的每一个地址所确定的存储单元存储相同列且连续行的8个象素。象素排列的形式如图3所示 图3中，象素存储规律为象素D(J,8n)为8n行J列的象素，存储于存储芯片的 ^Y0 ~ ^Y7位；象素D(J，8n+l)为(8n+l)行J列的象素，存储于存储芯片的W" ~》M5位； 象素D(J,8n+2)为(8n+2)行J列的象素，存储于存储芯片的6"16 ~ Z)"23位；象素D(J,8n+3) 为(8n+3)行J列的象素，存储于存储芯片的6"24 &Y31位；象素D(J,8n+4)为(8n+4)行J 列的象素，存储于存储芯片的Z^32 6"39位；象素D(J,8n+5)为(8n+5)行J列的象素，存 储于存储芯片的6fM0 WM7位；象素D(J,8n+6)为(8n+l)行J列的象素，存储于存储芯片 的Z /M8 Z "55位；象素D(J,8n+7)为(8n+7)行J列的象素，存储于存储芯片的3) .图像数据写入行邻域图像存储体储体有2条通道， 一条通道是摄像机输入的模拟 信号经图像数字化器后写入行邻域图像存储体储体；另一条通道是由计算机主机内存的数 字图像经计算机接口写入行邻域图像存储体储体。写入时，按照给定的x、 y地址逐点把图 像数据写入行邻域图像存储体储体。在图像数据存入该存储阵列时，则以y0、 yl、 y2、 y3、 y4的数值来控制存储芯片的写操 作。其中，y3、 y4决定所写入芯片的片号，其逻辑表达式如表1所示，y0、 yl、 y2决定 所写入芯片的字节，其逻辑表达式如表2所示。表h写入时存储芯片的选择信号<table>table see original document page 6</column></row><table><table>table see original document page 7</column></row><table>4) .将图像数据读出该存储阵列时，该存储体可以在一个读周期里能同时读出一列32 行图像数据，每个芯片的操作时序相同；5) .在图像数据并行读出该存储阵列时，行地址要依据y3、 y4进行地址变换。存储芯片Cl,C2，C3的行地址分别由两部分相加形成， 一部分是y5，^，"J8,少9,yiO的数值， 称为基址，另一部分是各芯片的增量Ai,A2，A3的数值，即Ci芯片的Y地址由基址加^形 成，C2芯片的Y地址由基址加A2形成，C13芯片的Y地址由基址加A3形成。A!，A2,A3，A4 的真值表如表3所示。<table>table see original document page 7</column></row><table>采用加法器来实现地址变换的框图如图4所示。在图4中，邻域图像存储体读操作时，行基址和芯片B(B-1,2，3)的偏移地址相加，得 到芯片B(B=1， 2, 3)的实际行地址。6) 4个存储芯片同时读，共读出32个象素，以00、***、03本文档来自技高网...

【技术保护点】
一种大邻域图像并行处理方法，对图像采用邻域并行处理，其特征在于，该方法采用的邻域图像处理算法、对邻域图像的存储及邻域图像数据处理均采用同一类型的邻域图像并行数据结构，以实现超高速的图像处理，所述邻域并行数据结构最大包含６００点象素，图像的ｂｉｔ位为８ｂｉｔ。

【技术特征摘要】

【专利技术属性】
技术研发人员：苏光大，陈博亚，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]