一种实现高速大容量智能卡时钟管理的单元及方法技术

本发明专利技术属于智能卡技术领域，涉及到包括具备高速接口及超大存储容量的智能卡设计技术，具体涉及一种在高速大容量智能卡芯片内实现时钟切换与频率控制等管理的单元及方法。该管理单元包括对时钟源进行选择的内外部时钟源管理模块，内外部时钟源管理模块与锁相环控制模块连接，内外部时钟源管理模块中的内部振荡器与锁相环控制模块中的锁相环共同构成内部独立时钟源；锁相环控制模块连接时钟分频模块，时钟分频模块与同步时钟切换模块连接，同步时钟切换模块通过异步时钟切换模块与时钟门控模块连接，时钟门控模块连接测试时钟切换模块。本发明专利技术很好的解决了超大容量智能卡芯片引入多路高速时钟之后的动态功耗控制以及时钟管理问题。

【技术实现步骤摘要】

本专利技术属于智能卡
，涉及到包括具备高速接口及超大存储容量的智能卡设计技术、集成电路设计技术和集成电路功耗管理技术，具体涉及一种在高速大容量智能卡芯片内实现时钟切换与频率控制等管理的单元及方法。
技术介绍
智能卡(IC卡)是一种将具有存储、加密及数据处理能力的集成电路芯片镶嵌于塑料基片中的卡片。具有突出的3S特点，即Standard(国际标准化)、Smart(灵巧智能化)和Security(安全性)。目前，智能卡已广泛用于电信、金融、政府、交通、医疗、公共管理、互联网等领域。如SIM(Subscriber Identity Module，用户识别模块)卡装载在手机终端中，完成了GSM网络上的用户身份识别和鉴权、话音通信支撑、短消息业务以及其它各类基于STK的增值业务。SIM卡技术获得成功后，目前已大量应用在各类移动通信网络中，如UIM卡、PIM卡、USIM卡等。本专利技术所描述的新型智能卡技术可以使用在上述的各个行业和应用中。传统SIM卡的容量在16K至128K字节之间，并采用8位CPU。由于存储容量有限，处理能力也很低，传统SIM卡能开展的业务极其有限。而运营商推出的业务的复杂化，当今社会对信息安全的高要求，这都需要作为连接运营商与用户之间唯一桥梁的SIM卡具有超过M字节的存储量和高性能的微处理器，来满足大量计算和高速处理的要求。对于供应商而言，这样的SIM卡可使其摆脱当前低水平竞争者；对于内容提供商而言，这样的SIM卡能提供开放的平台与强大的处理能力，并能运行SP提供的各类应用程序，将会降低增值业务对上千种终端的兼容性风险；对于最终用户而言，可以获得更多的存储空间与增值业务选择机会，并降低对手机型号的依赖性。随着SIM卡微处理器型智能卡的核心处理器主频越来越高，存储容量越来越大(将达到几十MByte到几GByte的规模)，传统的IS07816接口速度已经不能满足超大数据量的传输速度要求，将Mbps单位以上的高速数据传输接口引入智能卡也成为必然要求，例如USB以及SD/MMC接口都是适合的传输接口。智能卡处理速度的提高、存储容量加大以及高速传输接口的引入，使得智能卡芯片内部时钟以及功耗的管理变得越来越复杂。对于简单的智能卡芯片，芯片内部可能只需要一路时钟即可以正常工作，并且时钟的频率通常不高(例如5MHz左右)。但是，随着功能的复杂程度增加以及各种高速接口的引入，超大容量智能卡芯片内部将出现多路时钟源，例如IS07816时钟、USB时钟、SD/MMC接口时钟以及CPU等各总线模块的时钟。这些时钟的频率各不相同，但是相对于传统智能卡芯片时钟来讲，大部分时钟都属于高速时钟。例如，USB时钟将为48MHz，SD/MMC接口时钟频率最高可达25MHz，CPU等内部总线模块时钟频率也可高于30MHz。超大容量智能卡芯片本身是一颗复杂的SOC(System On Chip)，而其应用环境多为电池供电的环境，对于功耗的要求十分苛刻，在芯片设计中需要考虑如何才能提供强劲的处理能力的同时又尽可能的延长手持设备的使用时间。由于现代SOC芯片大都采用同步电路设计技术，芯片内部信号的翻转都与时钟同步，或者说信号的翻转率都与芯片时钟频率成正比。在这种情况下，对于芯片内部时钟的管理成为了芯片功耗管理的重要内容。对于一颗采用CMOS工艺设计的SOC芯片来说，内部功耗主要包括静态功耗，主要是由静态电流、漏电流等因素造成的；动态功耗，主要是由电路中信号变换时造成的瞬态短路电流(crowbar current)和负载电流(load current)等因素造成的，它是SOC芯片中功耗的主要来源。因此，解决好SOC中的动态功耗是降低整个SOC芯片功耗的关键。动态功耗主要发生于电路工作时，如下面公式所示。由该公式可知，动态功率消耗为负载电容(CL)、供给电压平方及频率(f)的乘积，由于不是所有的电路门都同时翻转，因此必须再乘以一个α因子，α为晶体管翻转的平均值，以百分比表示。EVDD=∫0∞iVDD(t)VDDdt=VDD∫0∞CLdvoutdt=CLVDD∫0VDDdvout=CLVDD2]]>Pa1ynarnic＝αCLVDD2f如公式所示，欲降低动态功耗可从频率、供给电压、及负载电容等三方面加以考虑。在SOC芯片中电压以及负载都确定的情况下，一个有效的控制功耗的手段是控制芯片内部时钟的传播，只将时钟提供给那些当前维持芯片工作所必须的电路模块，而将其余模块的时钟关闭。
技术实现思路
本专利技术的目的旨在解决超大容量智能卡芯片引入多路高速时钟之后的动态功耗控制以及时钟管理问题，而提供一种实现高速大容量智能卡时钟管理的单元及其方法。本专利技术的技术方案如下一种实现高速大容量智能卡时钟管理的单元，包括对时钟源进行选择的内外部时钟源管理模块，内外部时钟源管理模块与锁相环控制模块连接，内外部时钟源管理模块中的内部振荡器与锁相环控制模块中的锁相环共同构成内部独立时钟源；锁相环控制模块连接时钟分频模块，时钟分频模块与同步时钟切换模块连接，同步时钟切换模块通过异步时钟切换模块与时钟门控模块连接，时钟门控模块连接测试时钟切换模块。进一步，在上述实现高速大容量智能卡时钟管理的单元中，异步时钟切换模块连接IS07816时钟源接口，时钟门控模块与USB时钟源接口、SD/MMC时钟源接口连接。在上述实现高速大容量智能卡时钟管理的单元中，锁相环控制模块的锁相环与具有时钟旁路功能的异步时钟切换电路连接。在上述实现高速大容量智能卡时钟管理的单元中，内外部时钟源管理模块中的内部振荡器通过多路选择器与锁相环和异步时钟切换电路连接。在上述实现高速大容量智能卡时钟管理的单元中，时钟门控模块由若干个相互并联的锁存器+与门电路构成。在上述实现高速大容量智能卡时钟管理的单元中，测试时钟切换模块由若干个相互并联的二选一多路选择器构成。一种实现高速大容量智能卡时钟管理的方法，该方法在芯片内部建立一个独立时钟源，将此时钟源产生的时钟提供给芯片内部CPU总线模块以及各接口模块控制器的内部总线接口，通过控制信号在外部输入时钟源与内部时钟源之间进行选择切换，并对所选择的时钟进行分频，通过对同相不同频时钟的切换，生成芯片内部主时钟。上述的主时钟有三个选择外部晶体振荡器时钟、内部振荡器时钟和外部IS07816时钟。进一步，如上所述的实现高速大容量智能卡时钟管理的方法，该方法通过在内部主时钟与外部IS07816时钟之间进行切换，使芯片内部全部采用IS07816时钟作为工作时钟，使锁相环与内部振荡器进入省电模式以降低功耗。如上所述的实现高速大容量智能卡时钟管理的方法，该方法将芯片内部各模块的工作时钟在扫描链测试模式下切换为统一的外部晶体振荡器时钟，保证扫描链上寄存器的时序正确性。本专利技术的有益效果如下通过本专利技术可以使超大容量智能卡芯片的所有时钟源都能正确的驱动目标模块，并使超大容量智能卡芯片内部的各个时钟能正确无毛刺的关断与打开，控制芯片进入不同的工作模式或休眠模式，以完成对芯片动态功耗的管理。同时，本专利技术所提供的实现高速大容量智能卡时钟管理的单元及其方法还可以正确实现超大容本文档来自技高网...

【技术保护点】
一种实现高速大容量智能卡时钟管理的单元，其特征在于：该单元包括对时钟源进行选择的内外部时钟源管理模块，内外部时钟源管理模块与锁相环控制模块连接，内外部时钟源管理模块中的内部振荡器与锁相环控制模块中的锁相环共同构成内部独立时钟源；锁相环控制模块连接时钟分频模块，时钟分频模块与同步时钟切换模块连接，同步时钟切换模块通过异步时钟切换模块与时钟门控模块连接，时钟门控模块连接测试时钟切换模块。

【技术特征摘要】

【专利技术属性】
技术研发人员：詹志勇，卜冀春，支军，
申请(专利权)人：凤凰微电子中国有限公司，
类型：发明
国别省市：11[中国|北京]