形成多层垂直NOR型存储器串阵列的方法技术

提供了一种使用镶嵌局部位线形成3维垂直NOR型存储器串阵列的方法。本发明专利技术的方法还通过分两步蚀刻局部字线来避免条带化。通过分两步刻蚀局部字线，降低了局部字线的堆叠体(“字线堆叠体”)的图案化和蚀刻的深宽比，这提高了字线堆叠体的结构稳定性。

【技术实现步骤摘要】
【国外来华专利技术】形成多层垂直NOR型存储器串阵列的方法相关申请的交叉引用本申请涉及并要求于2018年12月7日提交的美国临时申请(“临时申请”)的优先权，序列号62/777,000，题为“MethodsforFormingMultilayerHorizontalNOR-typeThin-filmMemoryStrings”。本专利技术还涉及于2018年8月21日提交的美国专利申请(“非临时申请I”)，序列号16/107,732，题为“Three-DimensionalverticalNORFlashThinfilmTransistorStrings”，其是2017年12月11日提交的美国专利申请序列号15/837,734且题为“Three-DimensionalverticalNORFlashThinfilmTransistorStrings”的继续申请，其是2016年11月4日提交的美国专利申请序列号15/343,332且题为“Three-DimensionalverticalNORFlashThinfilmTransistorStrings”的分案申请，其与以下相关并要求其优先权：(i)美国临时专利申请，序列号62/260,137，题为“Three-DimensionalverticalNORFlashfilmTransistorStrings”，于2015年11月25日提交。本申请还与以下申请相关：美国临时专利申请(“临时专利申请II”)，序列号62/625,818，题为“Three-dimensionalVerticalNORFlashThin-filmTransistorStrings”，于2018年2月2日提交；(ii)美国专利申请(“临时申请III”)，序列号62/630,214，题为“Three-dimensionalVerticalNORFlashThin-filmTransistorStrings”，于2018年3月13日提交；以及(iii)美国临时专利申请(“临时申请IV”)，序列号62/771,922，题为“StaircaseStructuresforElectricallyConnectingMultipleHorizontalConductiveLayersofa3-DimensionalMemoryDevice”，提交于2018年11月27日。非临时申请以及临时申请I、II、III和IV的公开内容通过引用整体并入本文中。
技术介绍
1.
本专利技术涉及3维存储器结构。特别地，本专利技术涉及以垂直NOR型存储器串的阵列组织的3维存储器结构。2.相关技术的讨论形成垂直NOR型存储器串阵列的方法之前已经描述过；例如，形成这种存储器阵列的各种变体在以上通过引用并入的非临时申请和临时申请II和III中公开。
技术实现思路
根据本专利技术的一个实施例，提供了一种利用镶嵌局部垂直位线形成3维垂直NOR型存储器串阵列的方法。本专利技术的方法还通过分两步蚀刻局部字线来避免条带化。通过分两步刻蚀局部字线，降低了局部字线的堆叠体(“字线堆叠体”)的图案化和蚀刻的深宽比，这提高了字线堆叠体的结构稳定性。本专利技术还解决了在两个步骤中蚀刻字线条带时附带的对准问题。通过结合附图考虑以下详细描述，可以更好地理解本专利技术。附图说明图1示出了设置在导电层(“全局互连线”)5上并与其隔离的存储器结构10，其包括多个导体，每个导体沿着第一方向(X方向)延伸。图2示出了填充沟槽55的牺牲电介质层60，移除了沉积在存储器结构10的顶部的多余的电介质材料。图3示出了另一掩模层，其沉积在存储器结构10上并被图案化以形成掩模结构70。图4示出了第二组沟槽80，其通过蚀刻穿过存储器结构100的多层而形成，以形成多层堆叠体90。图5示出了在通过选择性蚀刻移除每个多层中的SiN层30之后的具有腔35的存储器结构10。图6示出了填充存储器结构10的字线带的腔35的金属层100。图7示出了在通过任何合适的平坦化技术(例如CMP)从存储器结构10的顶表面移除了多余的牺牲电介质材料之后的沟槽80中的牺牲电介质层110。图8示出了穿过存储器结构10的沟槽55和80中的通孔120的图案化和蚀刻。图9示出了在图8中的通孔120中共形地沉积以下层：通孔120：(i)隧穿电介质层130，(ii)电荷存储层140，(iii)阻挡电介质层150，(iv)沟道层160，(v)衬垫层170和(vi)牺牲电介质层180。图10示出了在重复图8的形成通孔和图9的沉积各个层之后得到的存储器结构10。图11示出了使用光刻法和蚀刻在牺牲电介质层180中限定的轴200。图12示出了每个轴200用半导体材料210填充，其形成了用于沿着该通孔形成的薄膜晶体管的公共源极区。图13示出了通过重复图11至12的限定通孔、蚀刻衬垫层170和用半导体层填充通孔的步骤而提供的漏极半导体层220。图14示出了设置在存储器结构10上方用于接触漏极半导体层220的全局互连线230。图15示出了能够接触存储器结构10的局部字线240的楼梯结构。图16示出了能够接触局部字线240的图15的楼梯结构中的通孔和导体250。图17A和17B示出了条带化的现象，其是微观矩形特征的应力引起的变形。图18、19、20和21，结合上面的图14-16，示出了根据本专利技术的第二实施例的存储器结构10的制造。图22、23、24、25、26、27、28和29，结合上面的图8-16，示出了根据本专利技术的第二实施例的存储器结构10的制造。为了便于附图之间的交叉引用和详细描述的简化，附图中相同的元件被分配相同的附图标记。具体实施方式在该详细描述中，针对一个实施例描述的工艺步骤可以用于不同的实施例中，即使在不同的实施例中未明确描述这些工艺步骤。当本文提及包括两个或更多个限定的步骤的方法时，限定的步骤可以以任何顺序或同时进行，除非本文另有规定或提供具体说明。此外，除非另有规定或明确说明，否则该方法还可以包括在任何限定的步骤之前、两个限定的步骤之间或所有限定的步骤之后执行的一个或多个其他步骤。图1示出了设置在半导体衬底的平坦表面15上的导电层(“全局互连线”)5上并与之隔离的存储器结构10。法向于平坦表面15是沿着第一方向(Z方向)。全局互连线5中的导体包括多个导体，每个导体沿着正交于Z方向的第二方向(X方向)延伸。导电层5中的导体沿着第三方向(Y方向，基本上正交于X方向和Z方向)与和其相邻的导体分离和隔离。全局互连线5在尚未形成的垂直局部字线与形成在半导体衬底(未示出)中的控制、解码、电压源和感测电路之间提供电连接性。这种连接性可以是直接的，也可以是通过选择晶体管(未示出)进行的。全局互连线5可以包括任何合适的导电材料，例如钨(W)、氮化钛(TiN)、钛(Ti)、钽(Ta)、铬(Cr)、钼(Mo)、钴(Co)或这些材料的任何本文档来自技高网...

【技术保护点】
1.一种高深宽比蚀刻的方法，包括：/n在半导体衬底的表面上方制备多个材料多层，所述多个材料多层沿着基本上正交于所述半导体衬底的表面的第一方向上下叠置，其中每个材料多层包括第一电介质材料的第一层和第一材料的第二层；/n使用第一掩模沿着所述第一方向图案化和蚀刻所述材料多层以形成第一组沟槽，所述第一组沟槽将所述材料层划分为第一组多层堆叠体，其中所述第一组沟槽中的每一个沿着基本上平行于所述半导体衬底的表面的第二方向延伸；/n用第二电介质材料填充所述第一组沟槽；以及/n使用第二掩模沿着所述第一方向图案化和蚀刻所述第一组多层堆叠体以形成第二组沟槽，所述第二组沟槽将所述第一组多层堆叠体划分成第二组多层堆叠体，其中所述第二组沟槽中的每一个沿着平行于所述第一组沟槽的所述第二方向延伸。/n

【技术特征摘要】
【国外来华专利技术】20181207 US 62/777,0001.一种高深宽比蚀刻的方法，包括：
在半导体衬底的表面上方制备多个材料多层，所述多个材料多层沿着基本上正交于所述半导体衬底的表面的第一方向上下叠置，其中每个材料多层包括第一电介质材料的第一层和第一材料的第二层；
使用第一掩模沿着所述第一方向图案化和蚀刻所述材料多层以形成第一组沟槽，所述第一组沟槽将所述材料层划分为第一组多层堆叠体，其中所述第一组沟槽中的每一个沿着基本上平行于所述半导体衬底的表面的第二方向延伸；
用第二电介质材料填充所述第一组沟槽；以及
使用第二掩模沿着所述第一方向图案化和蚀刻所述第一组多层堆叠体以形成第二组沟槽，所述第二组沟槽将所述第一组多层堆叠体划分成第二组多层堆叠体，其中所述第二组沟槽中的每一个沿着平行于所述第一组沟槽的所述第二方向延伸。


2.如权利要求1所述的方法，其中蚀刻所述材料多层和蚀刻所述第一组多层均涉及深宽比小于40的蚀刻。


3.如权利要求1所述的方法，其中所述第二掩模提供掩模结构，每个掩模结构与所述第一组多层堆叠体中的至少两个相邻的多层堆叠体和它们之间的所述第一组第二电介质材料填充的沟槽中的一个重叠。


4.如权利要求1所述的方法，其中所述第一材料包括导电材料。


5.如权利要求1所述的方法，还包括：
用第二电介质材料填充所述第二组沟槽；以及
在所述第一组沟槽和第二组沟槽中选择性地蚀刻所述第二电介质材料的第一部分，以提供沿着所述第一方向延伸的第一多个轴；
在每个轴中共形地沉积电荷存储材料；
在所述电荷存储材料上共形地沉积具有第一导电性的半导体层；以及
用第三电介质材料填充每个轴。


6.如权利要求5所述的方法，还包括：
在每个轴中穿过所述第三电介质材料选择性地蚀刻第一通孔和第二通孔；以及
用具有与所述第一导电性相反的第二导电性的第二半导体材料在每个轴中填充所述第一通孔和第二通孔。


7.如权利要求6所述的方法，还包括，在用所述第三电介质材料填充每个轴之前，在所述第一半导体层上沉积衬垫层，且其中所述方法还包括，在用所述第二半导体材料在每个轴中填充所述第一通孔和第二通孔之前，移除所述衬垫层以暴露所述第一半导体层。


8.如权利要求6所述的方法，还包括，在制备所述材料多层之前，在所述半导体衬底的表面上方提供多个导体，每个导体沿着基本上正交于所述第一方向和第二方向中的每一个的第三方向延伸。


9.如权利要求8所述的方法，其中所述导体通过隔离层与所述材料多层隔离，其中在每个轴中蚀刻所述第一通孔和第二通孔还包括蚀刻穿过所述隔离层，以能够在所述第一通孔和第二通孔中的所选通孔中的导电材料之间提供导电路径，并且电连接到所述导体中的对应的导体。


10.如权利要求6所述的方法，还包括在所述第二组多层堆叠体上方提供多个导体，每个导体沿着基本上正交于所述第一方向和第二方向中的每一个的第三方向延伸。


11.如权利要求10所述的方法，还包括提供导电路径，以使得所述第一通孔和第二通孔中的所选通孔中的所述第二半导体材料能够电连接到所述导体中的一个。


12.如权利要求10所述的方法，还包括：
在所述半导体衬底中提供电路元件；以及
将所述第一通孔和第二通孔中的所选通孔中的所述第二半导体材料电连接到所述电路元件中的对应的电路元件，所述电路元件中的每一个基本上位于其对应的第一通孔和第二通孔下方。


13.如权利要求12所述的方法，还包括在所述电路元件和所述材料多层之间提供隔离层，其中将所述第一通孔和第二通孔中的所选通孔中的所述第二半导体材料中的所选第二半导体材料电连接到其对应的电路元件包括穿过所述隔离层形成导电路径。


14.如权利要求5所述的方法，还包括用所述第二半导体材料部分地填充所述第一通孔和第二通孔，之后用低电阻率导体材料填充所述第一通孔和第二通孔。


15.如权利要求5所述的方法，还包括：
在所述第一组沟槽和第二组沟槽中选择性地蚀刻所述第二电介质材料的第二部分，以提供沿着所述第一方向延伸的第二多个轴；
在所述第二多个轴中的每一个中共形地沉积电荷存储材料；
在所述第二多个轴中的每一个中的电荷存储材料上共形地沉积具有所述第一导电性的半导体层；以及
用所述第三电介质材料填充所述第二多个轴中的每一个。


16.如权利要求15所述的方法，其中所述第二多个轴中的所述电荷存储材料具有与所述第一多个轴中的电荷存储材料不同的特性。


17.如权利要求1所述的方法，所述第一材料包括牺牲层，所述方法还包括用导电材料选择性地替换所述牺牲层。


18.如权利要求1所述的方法，其中替换所述牺牲层包括横向地穿过所述第二组沟槽选择性地蚀刻所述第一牺牲层直至所述第一组沟槽中的所述第二电介质材料。


19.如权利要求1所述的方法，还包括在所述第二组多层堆叠体中的每个多层堆叠体的一个或多个端部处形成楼梯结构，其中每个楼梯结构具有沿着所述第二方向连续地延伸所述多层堆叠体的层的台阶，且其中每个台阶暴露所述多层堆叠体中的多层中的导电层。


20.如权利要求19所述的方法，还包括在所述楼梯结构上提供电绝缘材料，并且沿着所述第一方向提供通孔连接以电连接到所述楼梯结构的每个台阶中的所述导电层。


21.一种高深宽比蚀刻的方法，包括：
在半导体衬底的表面上方制备多个材料多层，所述多个材料多层沿着基本上正交于所述半导体衬底的表面的第一方向上下叠置，其中每个材料多层包括第一电介质材料的第一层和第一材料的第二层；
使用第一掩模限定并且穿过所述材料多层蚀刻多个轴，所述多个轴沿着所述第一方向基本上到达所述材料多层的整个厚度；
用第二电介质材料填充所述轴以形成多个支柱；以及
使用第二掩模在所述材料多层中蚀刻多个沟槽，而基本上没有从所述支柱移除所述第二电介质材料，所述沟槽中的每一个沿着基本上平行于所述半导体衬底的表面的第二方向延伸。


22.如权利要求21所述的方法，其中在所述材料多层中蚀刻所述沟槽涉及深宽比小于40的蚀刻。


23.如权利要求21所述的方法，还包括用所述电介质材料或所述第二电介质材料选择性地填充所述沟槽中的每隔一个沟槽。


24.如权利要求23所述的方法，还包括用导电材料替换所述第一材料。


25.如权利要求24所述的方法，还包括，在用所述导电材料填充所述第一材料之后，用所述电介质材料或所述第二电介质材料填充所述沟槽中的敞开的沟槽。


26.如权利要求25所述的方法，还包括：
选择性地蚀刻填充的沟槽的第一部分以提供沿着所述第一方向延伸的第二多个轴；
在所述第二多个轴中的每一个中共形地沉积电荷存储材料；
在所述电荷存储材料上共形地沉积具有第一导电性的半导体层；以及
用第三电介质材料填充所述第二多个轴中的每一个。


27.如权利要求26所述的方法，还包括：
在每个轴中穿过所述第三电介质材料选择性地蚀刻第一通孔和第二通孔；以及
用具有与所述第一导电性相反的第二导电性的第二半导体材料在每个轴中填充所述第一通孔和第二通孔。


28.如权利要求26所述的方法，还包括，在用所述第三电介质材料填充所述第二多个轴中的每一个之前，在所述第一半导体层上沉积衬垫层，且其中所述方法还包括，在用所述第二半导体材料在...

【专利技术属性】
技术研发人员：SB赫纳，WYH钱，J周，E哈拉里，
申请(专利权)人：日升存储公司，
类型：发明
国别省市：美国;US