一种IC存储卡制造技术

一种ＩＣ存储卡，其主存储单元及编程单元均采用闪速存储单元，两个静态随机存储单元，串行输入输出接口，指令输入后，设备将指令暂时存于指令寄存单元，Ａ类的指令被送往控制单元二执行，Ｂ类指令被送往控制单元一执行，执行期间，控制单元产生的控制信号通过选通器控制系统总线的数据分别流向两个静态随机存储单元，确保在两个指令同时运行时系统资源之间的数据通讯不发生错误。该卡可以降低芯片成本，提高扩容升级方便性，加快指令执行效率，以及方便用户修改数据，可应用在数据采集卡、报税机、出租车计价器、读卡机、税控加油机、ＭＰ３等方面。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，尤其是涉及一种IC存储卡。
技术介绍
存储卡是一种具有微处理器及数据信息处理能力的新型存储工具，存储卡的核心是其中一个具有中央处理器集成电路芯片，及由随机存储器(以下简称RAM)、只读存储器(以下简称ROM)、电可擦除电可编程存储器(以下简称EEPROM)和几十个字节的可编程ROM(以下简称PROM)构成的内存。通过其片内操作系统(以下简称COS)组成的监控程序，将所有的数据有机结合，形成文件系统，可以完成各特定功能。从七十年代以来，储存卡内部的基本结构多年来始终是由CPU，ROM，RAM，EEPROM等部件组成的一个完整的计算系统，其中ROM用作COS程序代码的载体。数据主存储器则采用EEPROM，这种传统结构存在着许多不利之处COS使用ROM方式存储，一旦作完掩膜后，就不能再更改。因为ROM存储是依靠芯片物理特性存储数据，如果开发商或用户想修改COS，就必须要重新制作掩膜，不仅使费用大大增加，更延长了开发周期，并且由于ROM是依靠硅片物理特性存储数据的，现在使用普通的半导体逆向分析工程，可以获取原来存储的代码。此外，因为ROM存储是不可修改的，而在某些特殊应用场合，用户希望卡片售出后仍然可以对加密算法或其他程序实施升级，即在线升级或在线可编程，使用ROM则是不可能实现的。数据主存储器传统上采用EEPROM。它具有制作工艺相对简单，存储数据稳定可靠，可字节擦写，但是EEPROM体积偏大，在用于大于128K字节的存储要求来说，其体积过大而难于制作。一般的存储卡执行指令的方式是顺序执行，也就是说，按照输入指令先后的顺序，一条接一条的执行，后一条指令必须等到前一条指令执行结束才可以开始执行，指令执行的效率不是很高。传统的闪速IC存储卡是通过多根地址线和并行输入输出接口对存储器的数据进行随机访问，但是随着存储容量的扩大，数据总线位数的增加，所需要的地址输入和数据输入输出引脚数目也不断增加。假如主存储器容量为4M比特，数据总线宽度8位的话，那么需要19位的地址引脚，16位的输入输出引脚。
技术实现思路
本专利技术提供一种IC存储卡，旨在克服存储数据不能修改；存储体积过大；指令执行的效率不高以及数据输入输出引脚数目增加的技术问题。为实现本专利技术，本专利技术的技术方案包括主存储单元，比较单元，第一控制单元和包括其内的第一指令寄存单元，第二控制单元和包括其内的第二指令寄存单元，选通单元，第一缓冲单元，第二缓冲单元，输入输出接口单元；指令输入后，设备可以将指令暂时存于第一指令寄存单元或者第二指令寄存单元，通过比较单元，A类的指令被送往第二控制单元执行，B类指令被送往第一控制单元执行，第一控制单元控制信号通过选通单元送往第一缓冲单元，第一缓冲单元再跟主存储单元进行数据通讯，第二控制单元产生的控制信号通过选通单元送往第二缓冲单元，第二缓冲单元再跟主存储单元进行数据通讯；指令输入后，设备还可以通过比较单元直接与主存储单元进行数据通讯，同时，用户也可以通过输入输出接口分别的访问第一缓冲单元，第二缓冲单元中存储的数据；所述主存储单元是包括其内的编程单元的闪速存储单元，所述第一缓冲单元和第二缓冲单元是静态随机存储单元，所述输入输出接口单元是支持串行通讯协议的接口单元，所述第一控制单元和第二控制单元是基于两个不同时钟环境的控制单元。本专利技术的有益效果为与ROM相比较，闪速存储单元在系统中电可擦除和可重复编程；与EEPROM相比较，闪速存储单元具有成本低、密度大的特点；由于使用了双缓冲单元的结构，通过合理设计指令系统，控制单元及数据通路，可以实现指令的并行执行，从而提高指令的执行效率，加快数据访问的速度；相比传统的并行接口闪速IC存储卡，用于数据总线输入输出接口只有两个，输入和输出，专用的地址引脚可以全部省略，所有的指令，地址以及数据均由输入引脚输入，也就是说只需要两个引脚就可以满足地址数据输入输出的需要。附图说明图1是电路模块功能逻缉框图；图2是IC存储卡的数据通路图；图3是指令的伪流水线执行模式；图4是指令执行流程图； 图5是IC存储卡的指令列表；具体实施方式下面结合附图对本专利技术作详细描述如图1所示本专利技术的技术方案包括主存储单元1，比较单元2，第一控制单元3和包括其内的第一指令寄存单元31，第二控制单元4和包括其内的第二指令寄存单元41，选通单元5，第一缓冲单元6，第二缓冲单元7，输入输出接口单元8；指令输入后，设备可以将指令暂时存于第一指令寄存单元31或者第二指令寄存单元41，通过比较单元2，A类的指令被送往第二控制单元4执行，B类指令被送往第一控制单元3执行，第一控制单元产生的控制信号通过选通单元5送往第一缓冲单元6，第一缓冲单元6再跟主存储单元1进行数据通讯，第二控制单元产生的控制信号通过选通单元5送往第二缓冲单元7，第二缓冲单元7再跟主存储单元1进行数据通讯；指令输入后，设备还可以通过比较单元2直接与主存储单元1进行数据通讯；同时，用户也可以通过输入输出接口8分别的访问第一缓冲单元6，第二缓冲单元7中存储的数据。所述主存储单元1是包括其内的编程单元11的闪速存储单元，所述第一缓冲单元6和第二缓冲单元7是静态随机存储单元，所述输入输出接口单元8是支持串行通讯协议的接口单元，所述第一控制单元3和第二控制单元4是基于两个不同时钟环境的控制单元。控制单元产生的控制信号通过选通单元控制系统总线的数据流向，确保在两个指令同时运行时系统资源之间的数据通讯不发生错误。控制单元设计的主要思想是采用两个时钟系统，一个为用户输入的外部时钟系统，另一个是芯片内部的时钟发生器产生的时钟系统，以这两个时钟系统，设计两个基于异步时钟的控制单元，从而保证两个控制单元在执行指令期间不互相影响。其中第一控制单元3用于执行B类指令，第二控制单元4用于执行A类指令。当不执行A类指令时，将内部时钟发生器关闭，以降低功耗，在有A类指令需要执行时，系统自动开启内部时钟发生器，使A类指令正常执行，执行结束时时钟发生器又自动关闭。所述编程单元11是支持以页和块为操作对象的指令格式为8位指令编码的24位存储地址的若干位数据的且使指令的每位依次通过单独一根引脚串行输入的可用软件进行修改的操作系统的编程单元。所述主存储单元1是容量4M比特的储存单元分为4块的每块128页的每页1024字节的起始64页有写保护功能以及编程单元11为64K的闪速存储器，第一缓冲单元6和第二缓冲单元7各为容量1024k字节的静态随机存储器。如图2所示用户访问主存储单元1主要有三种途径。第一是直接通过输入输出接口单元8与主存储单元进行数据通讯，第二是间接通过第一缓冲单元6与主存储单元1进行数据通讯，第三是间接通过第二缓冲单元7与主存储单元1进行数据通讯。同时，用户也可以通过输入输出接口单元8分别的访问两个缓冲单元中存储的数据。具体数据通路的选择由用户输入的指令确定。如图3所示用户输入的指令根据操作的对象，可以分为两类，称之为A类和B类。这两类的指令可以单独执行，也可以在A类指令执行期间，系统仍然可以接受并执行的无冲突的B类指令，对该期间输入的有冲突的指令则实现自动屏蔽。通过使用这种伪流水线，提高了指令执行的效率，缩短了存储卡读写数据的时间。为了实现这样的流水线，硬件电本文档来自技高网...

【技术保护点】
一种ＩＣ存储卡，包括比较单元（２），第一控制单元（３）和包括其内的第一指令寄存单元（３１），第二控制单元（４）和包括其内的第二指令寄存单元（４１），选通单元（５），其特征在于：还包括主存储单元（１），第一缓冲单元（６），第二缓冲单元（７），输入输出接口单元（８）；指令输入后，设备可以将指令暂时存于第一指令寄存单元（３１）或者第二指令寄存单元（４１），通过比较单元（２），Ａ类的指令被送往第二控制单元（４）执行，Ｂ类指令被送往第一控制单元（３）执行，第一控制单元产生的控制信号通过选通单元（５）送往第一缓冲单元（６），第一缓冲单元（６）再跟主存储单元（１）进行数据通讯，第二控制单元产生的控制信号通过选通单元（５）送往第二缓冲单元（７），第二缓冲单元（７）再跟主存储单元（１）进行数据通讯；指令输入后，设备还可以通过比较单元（２）直接与主存储单元（１）进行数据通讯；同时，用户也可以通过输入输出接口（８）分别的访问第一缓冲单元（６），第二缓冲单元（７）中存储的数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：尚为兵，王丞，印义言，
申请(专利权)人：上海华园微电子技术有限公司，
类型：发明
国别省市：31[中国|上海]