通过时分复用数据总线互连彼此通信的印刷电路板的装置制造方法及图纸

本发明专利技术涉及通过全局同步总线在同步电路通信之间实现缓冲，具体地来说涉及减轻ＴＤＭ总线系统中的总线负载的一种配置，这在优选实施例中通过如下方式实现：在收发器负载和ＴＤＭ总线之间引入本地ＴＤＭ数据总线和有源缓冲器，所述有源缓冲器包括ＣＰＵ控制的逻辑。ＴＸ和ＲＸ方向上的有源缓冲器一起为从第一本地ＴＤＭ总线传播到背板ＴＤＭ总线并传回第二本地ＴＤＭ总线的数据提供时延，其时长为一个ＴＤＭ帧或整数个ＴＤＭ帧的精确时长。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及通过全局同步总线进行通信的同步电路之间的缓冲，更具体地说，涉及TDM总线系统中用于减少总线负载的配置。
技术介绍
在每块PCB需要多于一个收发器的情况中，在共用同步总线上进行通信的互连同步电路涉及利用缓冲器来避免信号在总线上劣化和震铃(ringing)。例如，通信网络的较低层如蜂窝环境核心网络中的连接层可以视为用于管理数据流的分布式资源层。交换机和复用器是达此目的一些主要部件。在管理不同格式、不同数据率的数据的复杂通信网络中，使信号劣化和比特误差保持最小是极其重要的。按照惯例，计算机包括多个串行输入和输出。一个输入的数据流可以全部引导到某条输出线路，或者它可以由分发到多个输出的时分复用数据帧混合构成。不同的线路可以运行不同的接口，例如E1、E2、E3和STM-1。交换发生在包括数据总线(DATA)(通常为8比特)和数据时钟(TDM_CLK)的TDM总线系统上。时域被划分成多个帧，其中每个帧具有固定的时长(通常为125μs)，每个帧的起始位置由帧同步信号(FSYNC)来指示。帧被划分成固定数量的由本地总线时隙计数器来识别的时隙。在每个时隙中，可以使用时分复用(TDM)来将数据从发送器发送到接收器。当每个本地总线时隙计数器与FSYNC同步时，多个发送器和接收器可以通过TDM总线彼此进行通信。附图说明图1显示总线收发器通常如何与背板TDM总线连接。EN(1..N)是时隙启用信号，它允许时隙在TDM总线上输出。上述附图所示的体系结构，即具有大量负载的系统，可能有涉及接收信号劣化的问题。总线承受的负载越多，就会有更大的信号衰减发生。另一个因一个电路板上有两个或两个以上收发器连接到同一个TDM总线连接器而引起信号劣化的缺点在于增加了分支线长度(stublength)。因为收发器IC封装物理尺寸的原因，多连接将使从收发器到TDM总线的分支线长度更长。分支线长度很长可能导致差的总线端接，由此可能使反射和信号劣化发生，二者都可能使误码率和重发频率增加，并且降低数据质量。解决总线负载问题的另一种方法是采用缓冲器树状结构，即通过无源缓冲器将负载对耦合在一起，如果负载超过两个，则通过附加的缓冲器耦合这些缓冲器的输出，直到仅剩下一个用于连接TDM总线的负载。但是，在大多数应用中，这会引入不可接受的延迟。对于从本地TDM总线输出到背板TDM总线上和回到本地TDM总线上的总延迟，只可接受为完整帧的倍数的延迟。专利技术概述本专利技术的目的在于提出一种消除上述缺点的配置。所附权利要求书中定义的特征描述了该配置。具体地而言，本专利技术提出一种电路交换节点中的配置，所述电路交换节点设有背板(全局)时分复用(TDM)数据总线，用于在一个或多个印刷电路板(PCB)之间传送时隙数据帧，每块PCB在RX和TX两个方向上均包括多个传送数据的负载。该配置包括在所述多个相关负载连接到的每块PCB中的至少一条TDM数据总线、在每个方向上将本地TDM数据总线连接到所述全局TDM数据总线的受CPU控制的中间逻辑，此逻辑包括FIFO缓冲器，用于将来自本地或全局TDM数据总线的数据时隙写入和读出到本地或全局TDM数据总线，以引入相位差而为从本地TDM总线传播到全局TDM数据总线和传回本地TDM数据总线的任何时隙提供等于整数个数据帧的时长的总延迟。附图简介为了使本专利技术易于理解，下文参考附图进行讨论。图1显示根据现有技术的典型总线连接；图2是显示根据本专利技术一个实施例的总线连接的概观；图3显示根据本专利技术一个实施例RX方向上有源缓冲器的结构；图4显示根据本专利技术一个实施例TX方向上有源缓冲器的结构；图5显示采用本专利技术优选实施例时TDM总线和本地TDM之间的延迟。本专利技术优选实施例的说明本专利技术提出一种一般地解决上述问题的创新配置，方法是在收发器负载和全局同步数据总线(下文称为全局TDM数据总线)之间引入本地同步数据总线(下文称为本地TDM数据总线)和含CPU控制逻辑的有源缓冲器，如图2所示。TX和RX方向上的有源缓冲器一起为从第一本地同步数据总线传播输出到背板同步数据总线上和从背板同步数据总线传回到第二本地同步数据总线的数据提供延迟时长度可控的时延，在下文所述的优选实施例中该可控延迟的时长恰好为一个TDM帧或整数个TDM帧的时长。下面描述本专利技术的优选实施例。不过，本专利技术并不局限于此示范。在不背离所附独立权利要求和相关等效物所限定的本专利技术范围的前提下，可以实施其他的修改和替换方案。根据本专利技术，所述有源缓冲器包括单独的数字硬件如ASIC或可编程逻辑如FPGA、CPLD等，它设在PCB板上的本地TDM总线与背板TDM总线之间。本专利技术可以减轻TDM总线上总的总线负载，因为连接到总线的收发器的数量可从两个或更多个减少为每块PCB板一个。本专利技术还可以缩减TDM总线收发器与总线之间的分支线长度，因为收发器和总线连接器之间的距离将比两个或两个以上收发器直接连接到该连接器的情况短。该缓冲器应该包括若干总线收发器(即总线LVDS)，这些总线收发器与原来的收发器兼容。它们还必须包含存储器(RAM)，用于存储至少一个帧的数据以及RX和TX表，这两个表用于存储有关在各总线上使用的时隙的信息。图3和图4分别显示RX和TX方向上有源缓冲器的结构。下面将进一步描述RX方向上的优选有源缓冲器，但等效的描述同样适用于图4所示的有源缓冲器，只是TX缓冲器经过调整以适用于反方向上的数据流。除数据RAM(此RAM最好具有FIFO的特征)之外，所述有源缓冲器还包括RX表、“TDM总线时隙计数器”、“本地总线时隙计数器”、写入和读出缓冲器(往返于数据RAM执行读写)。数据在本地TDM总线TDM时钟本地TDM_CLK的钟控下写入数据RAM，并在系统主电路控制的背板TDM总线TDM时钟外部TDM_CLK的钟控下从该RAM读出数据。时隙计数器分别以外部FSYNC、外部TDM_CLK和本地FSYNC、本地TDM_CLK作为输入。这些时隙计数器使用与它们的对应TDM_CLK相同的频率在对应的FSYNC信号上初始化，并记住总线上存在的是哪个时隙。来自这些计数器的输出(读RX地址和写RX地址)用于寻址数据RAM，即读RX地址指向可能要读出到背板上的时隙在RAM中的定位位置，写RX地址指向要写入数据RAM中的时隙应该定位在RAM中的位置。此外，外部TDM_CLK和本地TDM_CLK(以及外部FSYNC和本地FSYNC)应该具有相同的频率，但是，应该将其相位差调整为提供从本地TDM总线到背板TDM总线的优选延迟。实际上，读RX地址和写RX地址之间的差(此差值又通过时隙计数器受TDM_CLK和FSYNC的控制)表示通过有源缓冲器的以时隙计的实际延迟。本地TDM_CLK和本地FSYNC最好分别由外部TDM_CLK和外部FSYNC派生得到，但是也可以分别由本地TDM_CLK和本地FSYNC派生得到外部TDM_CLK和外部FSYNC。RX表的内容由相关系统的CPU集中控制。将每时隙一个比特指配给数据RAM中的每个时隙定位(localization)。“1”允许读取读RX地址所指向的读出缓冲器中的数据；“0”禁用该读出缓冲器。注意，对应于未被连接到本地TDM总线的负载使用的背板时隙的数据RAM位置不包含有效数据，且相关的RX表比特本文档来自技高网...

【技术保护点】
一种通过同步数据总线互连两个或两个以上彼此通信的ＰＣＢ的配置，每块ＰＣＢ具有在ＲＸ和ＴＸ两个方向上传送数据的多个负载，其特征在于：每块ＰＣＢ中与所述相关数量的负载连接的本地同步数据总线；每个方向上将本地同步数据总线连接到所述 全局同步数据总线的受ＣＰＵ控制的中间逻辑，所述逻辑包括ＦＩＦＯ缓冲器，来自所述本地或全局数据总线的同步数据通过该ＦＩＦＯ缓冲器写入和读出到所述本地或全局数据总线，从而引入相位差，为任何从某条本地同步总线传送到所述全局同步数据总线和从所述全局同步数据总线传回某条本地同步数据总线的数据提供大小可控的总延迟。

【技术特征摘要】

【专利技术属性】
技术研发人员：A维戈，PL赫鲁姆，R马维格，
申请(专利权)人：艾利森电话股份有限公司，
类型：发明
国别省市：SE[瑞典]