次级内存装置及使用次级内存的方法制造方法及图纸

一种能够使用次级内存的内存控制器及其操作方法，该内存控制器运用通过降级切割处理后的次级内存；且该次级内存事先经过测试筛选，以内存的地址信号区分好坏区。该内存控制器装置可应用于各类型应用系统中作为子系统存取内存的接口的控制器。这种控制器可与子系统整合在单一芯片中。而本发明专利技术的可使用次级内存的内存控制器装置通过一个或多个记录装置来设定内存控制器装置的内存初始化格式和具体次级地址的映射关系等，以适应次级内存的地址线降级状态。

【技术实现步骤摘要】

本专利技术涉及一种内存控制器及其操作方法，尤其涉及一种可使用次级(downgrade)内存并对其做初始化的内存控制器及其操作方法。
技术介绍
附图说明图1为一般DDR SDRAM内存的方框图，从SDRAM开始的主流DRAM皆具有类似结构。该内存被划分为多个记忆槽(Bank)，每个记忆槽通过槽地址来选取，而记忆槽中的数据可以通过多个行(column)地址及列(row)地址来加以选择存取。如图1所示，随着内存容量的逐渐增大以及为了配合内存内部结构的设置，行地址及列地址一般以多任务的方式进行选择。以256M的32M*8内存为例，即，将图1左上侧的总线A0-A12分配给列地址，而其中有部分总线(如A0-A9)按照命令的不同被分配给行地址，因此可以达到节省管脚的目的。如图1所示，该内存的总线还包括用以选择记忆槽的记忆槽地址BA0、BA1，在图1左下侧的控制信号线/CAS、/RAS、/WE及/CS(斜线“/”代表反相信号)，右下侧的数据输出和输入信号线DQ0-DQ7。此外，地址总线BA0、BA1和A0-A12除了用于寻址外，还用于模式寄存器(Mode Registers)的设定。图2为标准SDRAM内存的内存大小与行地址、列地址及记忆槽地址(Bank address)的分配关系图。以256M的32M*8结构的内存为例，如图2所示，其槽地址、列地址、行地址被设定为(2，13，10)。从图2的标准内存的地址配置可以看出，为了使内存控制器能正确存取公知的内存，内存控制器和内存在各个地址的管脚数目被规范化。随着半导体技术的进步，内存的容量也大幅提高，早期的计算机一般仅能存取640K的内存，而目前的操作系统已能存取4G以上的内存，因此目前的内存大都在128M以上。一般内存在制作后必须经过一个测试步骤，如果内存的缺陷(defect)不严重，则在封装前可以使用内存上的冗余(redundant)内存来修补；如果内存的缺陷严重，则此内存不能达到标准的规格。对于这种有缺陷的内存，除了丢弃外，也可以作为次级内存使用，即仅使用内存上可正常存取的部分，因此次级内存可使用的记忆容量比正常内存的额定记忆容量小。公知的次级内存的使用方式有以下三种方法或者以下三种方法的综合第一种方法如图3A所示，是以外部冗余内存76来修补次级内存70的错误，这种方法以一个外部非易失性记忆单元72来记录经测试得到的缺陷位置。外部非易失性记忆单元72可利用如EEPROM/Flash实现；而外部冗余内存76可利用如SRAM/DRAM实现，外部冗余内存76可被集成在ASIC内或单独存在。比较与控制单元74对比存取地址是否位于缺陷位置，并根据对比结果来控制数据总线多任务器78，以决定是否由外部冗余内存76来取代输出。该方法的一种变化方式是不使用数据总线多任务器78，而由比较与控制单元74直接控制次级内存70的DM/DQM信号，以达到关闭一方输出的效果。该方法的缺点是成本高，需要高速及复杂的比较与控制单元74，或需要将冗余内存集成在同一ASIC中。此外，不论是使用多任务器还是使用DM/DQM信号拦截在数据总线衍生的数据总线冲突(BusContention)，都使该方法在速度上无法提高。再者，如图1所示，由于要在非易失性记忆单元72分别记录经测试得到的错误点的缺陷位置或错误地址区，以及需要考虑比较与控制单元74中的比较器的复杂度等问题，因此该方法仅能适用于缺陷较少或用于对存取速度要求不高的应用中。第二种公知方法是使用数据线切割的方式，即，利用数据线(DQ)来排除有瑕疵的区域使其不予存取。如图3B所示，以32M*8的SDRAM为例，若有两个32M*8的SDRAM经过测试筛选，以每一个32M*1bit DQ线作为一个单元来看，假设测试的结果是该两个32M*8的SDRAM分别具有32M*2(DQ0-DQ1)及32M*6(DQ2-DQ7)的可用区域，则可经由电路板的线路设置将两个SDRAM总共可用的8(2+6)个DQ线拉出即可模拟成一个完整的32M*8的SDRAM来使用。此方法的优点是成本低，但缺点是使用率不够理想，这是因为32M*1bit DQ的单元并不符合内存内部结构的大区域安排，因此有些内存如果仅有微小的瑕疵，却因为某个地址的8个位全坏，而无法用此方法，因此很多有瑕疵的内存不能依此方式作为次级内存使用。第三种公知方法是使用地址切割的方式，即以地址来排除有瑕疵的区域不予存取。例如32M*8的DRAM(如图2所示，Bank*Row*Column为2*13*10)，如果经测试后所有瑕疵的区域都对应在Row地址A12为高(High)的区域内，则可以通过将实体地址线A12变为低(Low)(参见图3C)，来排除瑕疵区域并使其不予使用。此时该内存的地址变成Bank*Row*Column为2*12*10，如图2所示，此次级内存符合标准的16M*8DRAM。因为地址的数量多，所以这种地址切割方式可变化种类繁多，且除了高/低(High/Low)外，还有地址相等/反相等诸多变化可运用。可以降一级、降两级(32M*8降为8M*8)甚至更多级，因此可提高使用率。该方法的缺点是多数运用都需使用ASIC来做地址转换，这是因为若选用的地址所对应的地址线非专用(具有列地址及行地址的多任务功能)，或者虽为专用但被简单地置为高/低(High/Low)后却非标准的内存地址配置，这样必须用AISC做地址转换，举例来说，对于2*12*10的16M*8内存而言，如经测试分类后的结果是将A11置为Low后才能避免存取瑕疵，但将A11置为Low后却为2*11*10的地址配置。如图2所示，该配置并非标准的内存地址配置，需再经由一特定的ASIC转换成对外部而言为2*12*9的标准型8M*8DRAM。另一个需要使用ASIC的原因是SDRAM及其后继的内存的地址线还被用于初始化的命令用途(MRS，EMRS等命令)，因此需使用额外的转换电路。上述方法在使用ASIC后，除了增加成本，还会造成信号延迟，影响高速应用的可行性。而且，各种不同转换地址方式需不同ASIC电路设计，弹性不足。此外，有些转换需求无法达成，例如只能通过仿真将行地址减少，但不能增加。本专利技术的内容上述公知技术在成本、高速应用或在可使用率方面存在上述缺陷。本专利技术的可使用次级内存的内存控制器克服了上述缺陷，并具有成本低、使用率高的优点，并且几乎没有速度延迟。为了实现本专利技术的上述目的，本专利技术提供了一种使用次级内存的内存控制器，其被连接在内存需求者及次级内存之间，且该内存控制器可根据所述次级内存的管脚设定来初始化该次级内存，并可依据次级内存的管脚及内存需求者所需内存空间来存取所述次级内存的未降级切割的内存部分。该内存控制器针对次级内存降级切割的内存部分，依照降级切割状态来送出适当信号。例如该内存控制器可依照降级切割状态将次级内存降级切割的内存部分直接置于高/低(high/low)位或被直接连接到特定信号或其逻辑组合。该内存控制器进一步包括记录装置，用于记录可使用的有效逻辑地址、正确初始化命令及正确的降级状态，该记录装置可为跳线(Jumper)或跳接的电阻、EEPROM/Flash或是其它子系统的记录机构/固件等等。绝大多数现有的内存控制器设计都可以很容易引用本专利技术本文档来自技高网...

【技术保护点】
一种内存控制器，其被连接于电子系统和次级内存之间以使用所述次级内存，所述次级内存至少具有未降级切割的内存部分，所述内存控制器能够对所述次级内存进行初始化操作。

【技术特征摘要】

【专利技术属性】
技术研发人员：欧阳昌廉，
申请(专利权)人：欧阳昌廉，
类型：发明
国别省市：71[中国|台湾]