一种立体封装存储器测试装置制造方法及图纸

本实用新型专利技术公开一种立体封装存储器测试装置，包括系统级芯片、数据处理芯片、测试板、SoC晶振和FPGA晶振，所述数据处理芯片与所述系统级芯片连接，所述SoC晶振连接在系统级芯片上，FPGA晶振连接在数据处理芯片上，所述测试板与所述数据处理芯片连接，测试板上设置有存储器接口，用于连接被测存储器。只要针对不同的存储器更换所述测试板，即可实现不同型号存储器的测试。且基于FPGA可编程和可重配置特点，本测试装置各部分的接口灵活，兼容性强，可以根据各个接口的特点和系统级芯片的需要，调整各部分的接口参数和通信协议，以达到整个测试系统的最优性能。极大地缩短了开发周期、简化了测试步骤、测试设备管理便利，节约开发成本。本。本。

【技术实现步骤摘要】
一种立体封装存储器测试装置
〖
〗
[0001]本技术涉及电子元器件测试领域，具体涉及一种立体封装存储器测试装置。
〖
技术介绍
〗
[0002]随着集成电路的飞速发展，工艺水平的提高，三维立体封装技术在航空、航天领域的舰载、船载、机载电子系统中得以广泛应用，市场对不同种类的立体封装存储器提出了更高的需求。立体封装存储器种类繁多(不同种类、不同型号共有一百多款产品)，由于不同的存储器开发设计理念和测试方法不尽相同，传统对存储器的单一测试和验证方法已不能满足市场需求，且针对每一型存储器均开发一套测试装置存在着开发成本高，测试效率低下、测试电路复杂等问题。
〖
技术实现思路
〗
[0003]本技术提供一种立体封装存储器测试装置，能够测试不同种类、不同型号立体封装存储器。本技术采用以下技术方案实现：
[0004]一种立体封装存储器测试装置，包括系统级芯片、数据处理芯片、SoC晶振和FPGA晶振，所述数据处理芯片与所述系统级芯片连接，所述SoC晶振连接在系统级芯片上，FPGA晶振连接在数据处理芯片上；其特征在于：还包括测试板，所述测试板与所述数据处理芯片连接，测试板上设置有存储器接口，用于连接被测存储器。
[0005]在上述的技术方案中，只要针对不同的存储器更换所述测试板，即可实现不同型号存储器的测试。且基于FPGA可编程和可重配置特点，本测试装置各部分的接口灵活，兼容性强，可以根据各个接口的特点和系统级芯片的需要，调整各部分的接口参数和通信协议，以达到整个测试系统的最优性能。本测试装置极大地缩短了开发周期、简化了测试步骤、测试设备管理便利，节约开发成本。
[0006]作为本技术的进一步改进，所述测试板包括存储器接口，所述存储器接口设置在测试板上。
[0007]作为本技术的进一步改进，所述存储器接口包括数据总线、地址总线、片选信号端，忙控制信号端、控制信号端和ID识别位，所述数据总线可根据被测存储器的位宽设置测试位宽，所述地址总线使所述测试板能够测试大容量的存储器，所述片选信号端使所述测试板能够同时接入多片存储器，所述忙控制信号端为根据存储器工作状态传输“忙”信号，所述控制信号端传输存储器的控制类信号，所述ID识别位识别存储器的ID号是否与预设的ID号匹配。
[0008]作为本技术的进一步改进，还包括上位机，所述上位机与所述系统级芯片连接，用于向所述系统级芯片发送指令和显示测试参数和结果。
[0009]作为本技术的进一步改进，所述上位机和系统级芯片通过串口电缆连接。
[0010]作为本技术的进一步改进，还包括数码管，所述数码管与所述数据处理芯片连接，用于显示被测存储器的ID号。
[0011]作为本技术的进一步改进，还包括SoC静态存储器，所述SoC静态存储器连接在所述系统级芯片上。
[0012]作为本技术的进一步改进，还包括SoC非易失存储器，所述SoC非易失存储器连接在所述系统级芯片上。
[0013]作为本技术的进一步改进，还包括FPGA静态存储器，所述FPGA静态存储器连接在所述数据处理芯片上。
[0014]作为本技术的进一步改进，还包括FPGA非易失存储器，所述FPGA非易失存储器连接在所述数据处理芯片上。
〖附图说明〗
[0015]图1为本技术实施例中提供的立体封装存储器测试装置的示意图。
[0016]图2为本技术实施例中提供的数据处理芯片内部模块的示意图。
[0017]图3为本技术实施例中提供的存储器与存储器接口的连接示意图。
〖具体实施方式〗
[0018]下面结合附图对本技术的具体实施方式作进一步说明，为了便于说明，本申请中可能会对上、下、左、右、前、后等方位进行定义，旨在便于清楚地描述构造的相对位置关系，并不用于产品在生产、使用、销售等过程中实际方位的限制。下面结合附图对本技术的具体实施方式作进一步说明：
[0019]请参阅图1，本实施例提供一种立体封装存储器测试装置，包括系统级芯片、数据处理芯片和SoC晶振、FPGA晶振、测试板、数码管、SoC数据模块、FPGA数据模块和上位机。
[0020]请参阅图2，所述数据处理芯片为现场可编程逻辑门阵列芯片，包括电源管理模块11、数码管接口模块12、测试板接口模块13、测试板ID检测模块14、PLL时钟倍频模块15，用于处理不同类型、不同位宽存储器与系统级芯片之间的逻辑互联灵活配置、识别测试板的ID号。所述电源管理模块包括DSU调试和串口通讯接口，复位电路和系统时钟；数码管接口模块连接所述数码管，用于显示测试板的ID号；所述测试板接口模块连接所述测试板，并通过测试板ID检测模块识别不同测试板的ID号；测试存储器前，测试板ID号和FPGA内部存储的ID号匹配，匹配成功ID号在数码管上高亮显示，反之闪烁显示。
[0021]请参阅图3，所述测试板包括存储器接口，所述存储器接口包括数据总线21、地址总线22、片选信号端23，忙控制信号端24、控制信号端25、ID识别位26。所述数据总线21可根据被测存储器的位宽设置，最大可测试位宽为40位的存储器；所述地址总线22使所述测试板能够测试大容量的存储器；所述片选信号端23使所述测试板能够同时接入多片存储器，并对多片存储器进行测试；所述忙控制信号端24为如EEPROM、NOR FLASH等类型的存储器根据其工作状态传输“忙”信号；所述控制信号端25传输存储器的读、写、输出使能信号等控制类信号；所述ID识别位26识别存储器的ID号是否与预设的ID号匹配，理论上可实现对256款不同型号存储器的测试。
[0022]所述SoC数据模块包括SoC静态存储器和SoC非易失存储器，所述FPGA数据模块包括FPGA静态存储器和FPGA非易失存储器。所述SoC静态存储器和FPGA静态存储器在各种工作时序中给系统级芯片和数据处理芯片实时提供自己的工作状态，以实现数据的储存和读
取；所述SoC非易失存储器和FPGA非易失存储器实现数据的掉电存储，在上电后静态存储器从非易失存储器读取数据。
[0023]所述数据处理芯片与所述系统级芯片连接，所述SoC晶振、SoC静态存储器、SoC非易失存储器连接在系统级芯片上，FPGA晶振、FPGA静态存储器、FPGA非易失存储器连接在数据处理芯片上；所述SoC晶振、FPGA晶振分别为系统级芯片和数据处理芯片提供系统时钟。所述测试板与所述数据处理芯片连接，所述数码管连接在所述数据处理芯片的数码管接口模块上，用于显示匹配到的测试板的ID号。所述上位机通过串口电缆与所述系统级芯片连接。
[0024]进行存储器测试前，先通过上位机向所述测试装置写入测试板ID，以便在进行测试时调取数据处理芯片的相匹配的资源与所述系统级芯片互联。将被测存储器与相匹配的测试板的存储器接口连接，所述测试板有与测试装置写入的测试板ID相对应的ID号，再将所述测试板与所述数据处理芯片的测试板接口模块连接。测试装置启动后，首先通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种立体封装存储器测试装置，包括系统级芯片、数据处理芯片、SoC晶振和FPGA晶振，所述数据处理芯片与所述系统级芯片连接，所述SoC晶振连接在系统级芯片上，FPGA晶振连接在数据处理芯片上；其特征在于：还包括测试板，所述测试板与所述数据处理芯片连接，测试板上设置有存储器接口，用于连接被测存储器。2.根据权利要求1所述的立体封装存储器测试装置，其特征在于：所述测试板包括存储器接口，所述存储器接口设置在测试板上。3.根据权利要求2所述的立体封装存储器测试装置，其特征在于：所述存储器接口包括数据总线、地址总线、片选信号端，忙控制信号端、控制信号端和ID识别位，所述数据总线可根据被测存储器的位宽设置测试位宽，所述地址总线使所述测试板能够测试大容量的存储器，所述片选信号端使所述测试板能够同时接入多片存储器，所述忙控制信号端为根据存储器工作状态传输“忙”信号，所述控制信号端传输存储器的控制类信号，所述ID识别位识别存储器的ID号是否与预设的ID号匹配。4.根据权利要求1所述的立体封装存储器测试装置，其特征在于：还包括上位机，所述上位机与所述系统级芯片连接，用于向所述系统级芯...

【专利技术属性】
技术研发人员：石金明，吴惠峰，孙凌燕，高佳华，
申请(专利权)人：上海欧比特航天科技有限公司，
类型：新型
国别省市：