【技术实现步骤摘要】
本专利技术涉及一种数据快取(data cache)架构与一种快取算法,尤其涉及一种适用于与非门(NAND)型快闪装置的数据快取架构与其使用的快取算法,以减少与非门型快闪装置的烧写/擦除(program/erase)次数。
技术介绍
在一与非门型快闪储存应用产品中,烧写/擦除次数是决定该快闪储存应用产品的寿命(即,平均失效时间,mean time between failures,MTBF)的重要因素。不幸地,快闪储存应用产品的烧写/擦除次数的规格会随着半导体工艺技术的演变(例如,从65纳米工艺演变到45纳米工艺)而逐渐变少。公知技术的快取算法中,快取可分为指令快取(instruction cache)以及数据快取(data cache),其用来改善指令编码或数据的撷取时间。即,中央处理器可以从指令快取以及数据快取中直接存取指令编码或数据,而不需要花较长的存取时间从主存储器(外接存储器)中撷取。就快取算法而言,快取容量(cache size)、快取标签存储器容量(cachetag memory size)与快取击中率(cache hit rate)为评估快取算法的重要因素。快取容量越大,快取击中率也就越高;但同时,较大的快取容量也造成较高的高速缓存成本,并且需要更复杂的快取标签存储器控制硬件。公知技术的快取算法中,高速缓存是平均分割的。举例来说,对于32位中央处理器,指令快取的单位为32位。如果总快取容量为8KB(千字节),则会有2K(8KB/32位)个快取项目(cache entry);如果总快取容量为16KB(千字节),则会有4K(16KB/32位)个 ...
【技术保护点】
一种数据快取架构,设置于一主机与一闪存之间,该数据快取架构包括: 一缓冲存储器,其从该主机接收数据; 一存储器控制器,其调配该缓冲存储器内的数据;以及 一数据高速缓存,其由该存储器控制器根据一快取算法所控制。
【技术特征摘要】
1.一种数据快取架构,设置于一主机与一闪存之间,该数据快取架构包括:一缓冲存储器,其从该主机接收数据;一存储器控制器,其调配该缓冲存储器内的数据;以及一数据高速缓存,其由该存储器控制器根据一快取算法所控制。2.如权利要求1所述的数据快取架构,其中该缓冲存储器为一静态随机存取存储器。3.如权利要求1所述的数据快取架构,其中该存储器控制器包括一微处理器。4.如权利要求1所述的数据快取架构,其中该数据高速缓存为一同步动态随机存取存储器。5.如权利要求1所述的数据快取架构,其中该数据高速缓存被分割成至少多个大快取容量区块以及多个小快取容量区块。6.如权利要求1所述的数据快取架构,其中该数据高速缓存被分割成至少多个大快取容量区块、多个中快取容量区块以及多个小快取容量区块。7.如权利要求1所述的数据快取架构,其中该快取算法是以一应用软件或一硬件完成。8.如权利要求5所述的数据快取架构,其中该快取算法包括以下步骤:(a)判断该主机写入的数据是否大于或等于一储存区临界数;(b)判断快取击中是否发生于该大快取容量区块内;以及(c)如果该主机写入的数据小于该储存区临界数而且快取击中并未发生于该大快取容量区块内,写入数据至该小快取容量区块,否则写入数据至该大快取容量区块。9.如权利要求8所述的数据快取架构,其中该快取算法的步骤(c)包括以下步骤:(c11)判断快取击中是否发生于该小快取容量区块内;以及(c12)如果该主机写入的数据小于该储存区临界数而且快取击中发生于该大快取容量区块内但是并未发生于该小快取容量区块内,写入数据至该大快取容量区块,否则,如果该主机写入的数据小于该储存区临界数而且快取击中发生于该大快取容量区块以及该小快取容量区块内,将该小快取容量区块内的数据汇集至该大快取容量区块内并且接着写入数据至该大快取容量区块。10.如权利要求8所述的数据快取架构,其中该快取算法的步骤(c)包括以下步骤:(c21)判断快取击中是否发生于该小快取容量区块内;以及(c22)如果该主机写入的数据大于或等于该储存区临界数而且快取击中并未发生于该大快取容量区块内以及该小快取容量区块内,写入数据至该大快取容量区块,否则,如果该主机写入的数据大于或等于该储存区临界数而且快取击中发生于该小快取容量区块但是并未发生于该大快取容量区块内,将该小快取容量区块内的数据汇集至该大快取容量区块内并且接着写入数据至该大快取容量区块。11.如权利要求8所述的数据快取架构,其中该快取算法的步骤(c)包括以下步骤:(c31)判断快取击中是否发生于该小快取容量区块内;以及(...
【专利技术属性】
技术研发人员:林燕钦,王信忠,林俊宏,
申请(专利权)人:鑫创科技股份有限公司,
类型:发明
国别省市:71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。