半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构及其制造方法。所述半导体结构包括衬底以及设置于所述衬底上的III

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本专利技术是有关于一种半导体结构及其制造方法，且特别是有关于一种可释放III-V族化合物层与衬底之间的应力的半导体结构及其制造方法。

技术介绍

[0002]由于III-V族化合物具有高能量间隙、高导热及化学稳定性等特性，因此一直受到积极地研究，且近年来已广泛用于高电子迁移率晶体管(high electron mobility transistors，HEMT)、肖特基二极管(Schottky barrier diode，SBD)等元件中。
[0003]然而，当在硅衬底上磊晶成长III-V族化合物层之后，由于III-V族化合物层与硅衬底之间的晶格不匹配(mismatch)，因此会在III-V族化合物层与硅衬底之间的界面处产生应力，因而容易导致所形成的结构受损。

技术实现思路

[0004]本专利技术提供一种半导体结构，其可释放III-V族化合物层与衬底之间的应力。
[0005]本专利技术提供一种半导体结构的制造方法，其用以制造上述的半导体结构。
[0006]本专利技术的半导体结构包括衬底以及设置于所述衬底上的III-V族化合物层。所述III-V族化合物层中具有彼此上下连通的n个沟槽，且n≥2。在所述n个沟槽中，最上方的第1沟槽的宽度至最下方的第n沟槽的宽度为递减的，且所述第n沟槽暴露出所述衬底的一部分。
[0007]在本专利技术的半导体结构的一实施例中，所述第n沟槽暴露出所述衬底的表面。
[0008]在本专利技术的半导体结构的一实施例中，所述第n沟槽延伸至所述衬底中。
[0009]在本专利技术的半导体结构的一实施例中，所述n个沟槽中的每一沟槽的侧壁与所述衬底的表面之间的夹角介于30
°
至90
°
之间。
[0010]在本专利技术的半导体结构的一实施例中，所述n个沟槽具有总深度D，且所述n个沟槽中的每一沟槽的深度介于D/n
±
50％之间。
[0011]在本专利技术的半导体结构的一实施例中，所述III-V族化合物层包括氮化镓层。
[0012]本专利技术的半导体结构的制造方法包括以下步骤：提供衬底；于衬底上形成III-V族化合物层；以及于所述III-V族化合物层中依序形成彼此上下连通的n个沟槽，且n≥2。在所述n个沟槽中，最上方的第1沟槽的宽度至最下方的第n沟槽的宽度为递减的，且所述第n沟槽暴露出所述衬底的一部分。
[0013]在本专利技术的半导体结构的制造方法的一实施例中，所述第n沟槽暴露出所述衬底的表面。
[0014]在本专利技术的半导体结构的制造方法的一实施例中，所述第n沟槽延伸至所述衬底中。
[0015]在本专利技术的半导体结构的制造方法的一实施例中，所述n个沟槽中的每一沟槽的侧壁与所述衬底的表面之间的夹角介于30
°
至90
°
之间。
[0016]在本专利技术的半导体结构的制造方法的一实施例中，所述n个沟槽具有总深度D，且所述n个沟槽中的每一沟槽的深度介于D/n
±
50％之间。
[0017]在本专利技术的半导体结构的制造方法的一实施例中，所述III-V族化合物层包括氮化镓层。
[0018]在本专利技术的半导体结构的制造方法的一实施例中，按照所述第1沟槽至所述第n沟槽的顺序形成所述n个沟槽。
[0019]基于上述，在本专利技术中，于III-V族化合物层中形成彼此上下连通的多个沟槽，且最下方的沟槽暴露出衬底的一部分，亦即这些沟槽穿透III-V族化合物层，因此可以有效地释放III-V族化合物层与衬底之间的应力。
[0020]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
[0021]图1A至图1C为依据本专利技术实施例所绘示的半导体结构的制造流程剖面示意图；
[0022]图2为依据本专利技术另一实施例所绘示的半导体结构的剖面示意图；
[0023]图3为依据本专利技术另一实施例所绘示的半导体结构的剖面示意图；
[0024]图4为依据本专利技术另一实施例所绘示的半导体结构的剖面示意图；
[0025]附图标记:
[0026]100：衬底
[0027]102：III-V族化合物层
[0028]104：第一沟槽
[0029]106：第二沟槽
[0030]108：第三沟槽
[0031]D：厚度
[0032]d1、d2、d3：深度
[0033]θ1、θ2：夹角
具体实施方式
[0034]图1A至图1C为依据本专利技术实施例所绘示的半导体结构的制造流程剖面示意图。首先，请参照图1A，提供衬底100。衬底100例如是硅衬底。接着，于衬底100上形成III-V族化合物层102。III-V族化合物层102例如为氮化镓层。III-V族化合物层102的形成方法例如是进行磊晶成长工艺。在本实施例中，III-V族化合物层102具有厚度D。此外，在本实施例中，III-V族化合物层102具有单层结构，但本专利技术不限于此。在其他实施例中，III-V族化合物层102也可以具有多层结构。
[0035]当III-V族化合物层102形成于衬底100上之后，由于III-V族化合物层102与衬底100之间的晶格不匹配，因此在III-V族化合物层102与衬底100之间的界面处会产生应力。如此一来，后续所形成的元件容易因应力的影响而受损。特别是，当上述问题发生于芯片中的主要元件区时，往往导致整个芯片报废而造成生产成本增加。因此，本专利技术致力于释放因晶格不匹配而产生的应力，以下将对此进行详细说明。
[0036]接着，请参照图1B，于III-V族化合物层102中形成第一沟槽104。第一沟槽104的底部位于III-V族化合物层102中，亦即第一沟槽104不穿透III-V族化合物层102。在本实施例中，第一沟槽104具有深度d1。第一沟槽104的形成方法例如是进行图案化工艺，其详细步骤为本领域技术人员所熟知，于此不另行说明。
[0037]之后，请参照图1C，于第一沟槽104的底部所暴露出的III-V族化合物层102中形成第二沟槽106。在本实施例中，第二沟槽106暴露出衬底100的表面，亦即第一沟槽104与第二沟槽106穿透III-V族化合物层102。第二沟槽106的形成方法例如是进行图案化工艺，其详细步骤为本领域技术人员所熟知，于此不另行说明。第二沟槽106具有深度d2。也就是说，在本实施例中，第一沟槽104的深度d1与第二沟槽106的深度d2的总和即为III-V族化合物层102的厚度D。此外，由于第二沟槽106形成于第一沟槽104的底部所暴露出的III-V族化合物层102中，因此第二沟槽106的宽度小于第一沟槽104的宽度。如此一来，在第一沟槽104与第二沟槽106的侧壁处可形成阶梯结构。所述阶梯结构可避免后续形成的金属层残留，下文将对此进行说明。
[0038]在本实施例中，由于形成于III-V族化合物层1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；以及III-V族化合物层，设置于所述衬底上；其中所述III-V族化合物层中具有彼此上下连通的n个沟槽，在所述n个沟槽中，最上方的第1沟槽的宽度至最下方的第n沟槽的宽度为递减的，所述第n沟槽暴露出所述衬底的一部分，且n≥2。2.如权利要求1所述的半导体结构，其特征在于，所述第n沟槽暴露出所述衬底的表面。3.如权利要求1所述的半导体结构，其特征在于，所述第n沟槽延伸至所述衬底中。4.如权利要求1所述的半导体结构，其特征在于，所述n个沟槽中的每一沟槽的侧壁与所述衬底的表面之间的夹角介于30
°
至90
°
之间。5.如权利要求1所述的半导体结构，其特征在于，所述n个沟槽具有总深度D，且所述n个沟槽中的每一沟槽的深度介于D/n
±
50％之间。6.如权利要求1所述的半导体结构，其特征在于，所述III-V族化合物层包括氮化镓层。7.一种半导体结构的制造方法，其特征在于，包括：提供衬底；于衬底上形成III-V族化合物层；以及于...

【专利技术属性】
技术研发人员：王庆森，陈旷举，萧鹏展，刘汉英，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：