半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：在第一栅极结构的侧壁形成第一侧墙，第一侧墙材料的介电常数大于或等于10；在第一区域第一侧墙两侧的基底中形成第一源漏掺杂区；在第二区域的第二栅极结构两侧的基底中形成第二源漏掺杂区；形成第一侧墙膜，第一侧墙膜材料的介电常数小于或等于5；对第一侧墙膜进行改性处理，适于提高第一侧墙膜的致密度，位于第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜作为刻蚀阻挡层，位于第一侧墙和第二栅极结构侧壁未经改性处理的第一侧墙膜作为第二侧墙；形成层间介质层；去除高于第一栅极结构和第二栅极结构的第一侧墙膜。本发明专利技术有利于提高器件的性能以及工艺整合度和工艺兼容性。整合度和工艺兼容性。整合度和工艺兼容性。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(Pinch off)沟道的难度也越来越大，使得亚阈值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
[0003]因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；在所述第一区域的基底上形成第一栅极结构；在所述第二区域的基底上形成第二栅极结构；在所述第一栅极结构的侧壁上形成第一侧墙，所述第一侧墙的材料的介电常数大于或等于10；在所述第一区域的第一侧墙两侧的基底中形成第一源漏掺杂区；在所述第二区域的第二栅极结构两侧的基底中形成第二源漏掺杂区；形成第一侧墙膜，位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面、所述第一侧墙和第二栅极结构的侧壁、以及所述第一侧墙、第一栅极结构和第二栅极结构的顶部，所述第一侧墙膜的材料的介电常数小于或等于5；对位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁未经改性处理的第一侧墙膜用于作为第二侧墙；在所述第一栅极结构和第二栅极结构侧部的基底上形成层间介质层，所述层间介质层覆盖所述第二侧墙的侧壁以及刻蚀阻挡层；去除高于所述第一栅极结构和第二栅极结构的第一侧墙膜，露出所述第一栅极结构和第二栅极结构的顶部。
[0006]相应的，本专利技术实施例还提供一种半导体结构，包括：基底，所述基底包括用于形
成PMOS器件的第一区域和用于形成NMOS器件的第二区域；第一栅极结构，位于所述第一区域的基底上；第二栅极结构，位于所述第二区域的基底上；第一侧墙，位于所述第一栅极结构的侧壁上，所述第一侧墙的材料的介电常数大于或等于10；第一源漏掺杂区，位于所述第一区域的第一侧墙两侧的基底中；第二源漏掺杂区，位于所述第二栅极结构两侧的基底中；第二侧墙，位于所述第二栅极结构和第一侧墙的侧壁上，所述第二侧墙的材料的介电常数小于或等于5；刻蚀阻挡层，位于所述第一源漏掺杂区和第二源漏掺杂区、以及所述基底的表面，所述刻蚀阻挡层的材料由所述第二侧墙的材料经改性处理形成，所述改性处理用于提高刻蚀阻挡层材料的致密度；层间介质层，位于所述第一栅极结构和第二栅极结构侧部的基底上，所述层间介质层覆盖所述第二侧墙的侧壁以及所述刻蚀阻挡层。
[0007]相应的，本专利技术实施例还提供一种半导体结构，包括：基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；第一栅极结构，位于所述第一区域的基底上；第二栅极结构，位于所述第二区域的基底上；第一侧墙，位于所述第一栅极结构的侧壁上，所述第一侧墙的材料的介电常数大于或等于10；第一源漏掺杂区，位于所述第一区域的所述第一侧墙两侧的基底中；第二源漏掺杂区，位于所述第二栅极结构两侧的基底中；第二侧墙，位于所述第一侧墙的侧壁上，所述第二侧墙的材料的介电常数小于或等于5；刻蚀阻挡层，位于所述第一源漏掺杂区和第二源漏掺杂区、以及所述基底的表面，所述刻蚀阻挡层的材料由所述第二侧墙的材料经改性处理形成，所述改性处理用于提高刻蚀阻挡层材料的致密度；层间介质层，位于所述第一栅极结构和第二栅极结构侧部的基底上，所述层间介质层覆盖所述第二侧墙的侧壁以及所述刻蚀阻挡层，且所述第二栅极结构的侧壁与层间介质层围成空气隙。
[0008]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0009]本专利技术实施例的半导体结构的形成方法中，先在所述第一栅极结构的侧壁上形成第一侧墙，第一侧墙的材料的介电常数大于或等于10，第一侧墙的材料的介电常数较高，有利于减小PMOS器件的串联电阻；再形成所述第一侧墙膜，随后对位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁的第一侧墙膜用于作为第二侧墙，第二侧墙的材料的介电常数小于或等于5，第二侧墙的材料的介电常数较低，有利于减小NMOS器件的寄生电容，且本专利技术实施例将形成NMOS器件的具有较低介电常数材料的第二侧墙与形成刻蚀阻挡层的工艺步骤相整合，从而不仅提高了工艺整合度和工艺兼容性，还有利于提高NMOS器件和PMOS器件的性能。
附图说明
[0010]图1至图9是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0011]图10是本专利技术半导体结构一实施例的结构示意图；
[0012]图11是本专利技术半导体结构另一实施例的结构示意图。
具体实施方式
[0013]目前的半导体结构的形成方法难以同时在基底上分别为NMOS器件和PMOS器件形
成不同类型的侧墙，从而难以提升NMOS器件和PMOS器件的性能。
[0014]为了解决所述技术问题，本专利技术实施例的半导体结构的形成方法中，先在第一栅极结构的侧壁上形成第一侧墙，第一侧墙的材料的介电常数大于或等于10，第一侧墙的材料的介电常数较高，有利于减小PMOS器件的串联电阻；再形成第一侧墙膜，随后对位于第一源漏掺杂区、第二源漏掺杂区和基底的表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁的第一侧墙膜用于作为第二侧墙，第二侧墙的材料的介电常数小于或等于5，第二侧墙的材料的介电常数较低，有利于减小NMOS器件的寄生电容，且本专利技术实施例将形成NMOS器件的具有较低介电常数材料本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括用于形成PMOS器件的第一区域和用于形成NMOS器件的第二区域；在所述第一区域的基底上形成第一栅极结构；在所述第二区域的基底上形成第二栅极结构；在所述第一栅极结构的侧壁上形成第一侧墙，所述第一侧墙的材料的介电常数大于或等于10；在所述第一区域的第一侧墙两侧的基底中形成第一源漏掺杂区；在所述第二区域的第二栅极结构两侧的基底中形成第二源漏掺杂区；形成第一侧墙膜，位于所述第一源漏掺杂区、第二源漏掺杂区和基底的表面、所述第一侧墙和第二栅极结构的侧壁、以及所述第一侧墙、第一栅极结构和第二栅极结构的顶部，所述第一侧墙膜的材料的介电常数小于或等于5；对位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的第一侧墙膜进行改性处理，适于提高所述第一侧墙膜的致密度，位于所述第一源漏掺杂区、第二源漏掺杂区和基底表面的经改性处理后的第一侧墙膜用于作为刻蚀阻挡层，位于所述第一侧墙和第二栅极结构侧壁未经改性处理的第一侧墙膜用于作为第二侧墙；在所述第一栅极结构和第二栅极结构侧部的基底上形成层间介质层，所述层间介质层覆盖所述第二侧墙的侧壁以及刻蚀阻挡层；去除高于所述第一栅极结构和第二栅极结构的第一侧墙膜，露出所述第一栅极结构和第二栅极结构的顶部。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述进行改性处理的步骤包括：在氧气和氩气氛围中，对所述第一侧墙膜进行等离子体处理。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述等离子体处理的工艺参数包括：偏置电压为100V至1000V，离子轰击角度与所述基底表面法线的夹角为-2
°
至+2
°
。4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺，形成所述第一侧墙膜。5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙膜的步骤中，所述第一侧墙膜的厚度为至6.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第二源漏掺杂区之前，在所述第一栅极结构的侧壁上形成第一侧墙；形成所述第一侧墙的步骤中，所述第一侧墙还形成在所述第二栅极结构的侧壁上；形成所述第二源漏掺杂区的步骤包括：在所述第二区域的第一侧墙两侧的基底中形成所述第二源漏掺杂区；在形成所述第二源漏掺杂区后，形成所述第一侧墙膜之前，所述半导体结构的形成方法还包括：去除位于所述第二栅极结构侧壁上的所述第一侧墙。7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除位于所述第二栅极结构侧壁上的所述第一侧墙。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的步骤中，所述第一侧墙的厚度为至9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层的步骤包括：形成介质材料层，覆盖所述刻蚀阻挡层、所述第二侧墙的侧壁、以及位于第一栅极结构顶部和第二栅极结构顶部的第一侧墙膜；去除高于所述第一栅极结构和第二栅极结构的介质材料层、以及第一侧墙膜，剩余的介质材料层用于作为所述层间介质层。10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用平坦化工艺，去除高于所述第一栅极结构和第二栅极结构的介质材料层、以及第一侧墙膜。11.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述层间介质层以及去除高于所述第一栅极结构和...

【专利技术属性】
技术研发人员：张海洋，刘盼盼，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：