乘法器、数据处理方法、装置及芯片制造方法及图纸

本申请提供一种乘法器、数据处理方法、装置及芯片，所述乘法器包括：改进正则有符号数编码电路、改进华莱士树电路以及改进累加电路，改进华莱士树电路包括4-2压缩器，4-2压缩器包括选择电路以及全加器；改进正则有符号数编码电路的输出端与改进华莱士树电路的输入端连接，改进华莱士树电路的输出端与改进累加电路的输入端连接，改进华莱士树电路以及所述改进累加电路均包括逻辑门单元，逻辑门单元的输入端用于接收接收功能模式选择信号，功能模式选择信号用于确定乘法器可处理的数据位宽；该乘法器可以对多种不同位宽的数据进行乘法运算，提高了乘法器的通用性。提高了乘法器的通用性。提高了乘法器的通用性。

【技术实现步骤摘要】
乘法器、数据处理方法、装置及芯片


[0001]本申请涉及计算机
，特别是涉及一种乘法器、数据处理方法、装置及芯片。

技术介绍

[0002]随着数字电子技术的不断发展，各类人工智能(Artificial Intelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。
[0003]通常，采用不同位宽的现有乘法器能够实现不同位宽数据的乘法运算。但是，针对低位宽的数据运算，不能采用可处理高位宽数据的现有乘法器进行乘法运算，导致乘法器的通用性较低。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种能够提高乘法器通用性的乘法器、数据处理方法、装置及芯片。
[0005]本申请实施例提供一种乘法器，所述乘法器包括：改进正则有符号数编码电路、改进华莱士树电路以及改进累加电路，所述改进华莱士树电路包括4-2压缩器，所述4-2压缩器包括选择电路以及全加器；所述改进正则有符号数编码电路的输出端与所述改进华莱士树电路的输入端连接，所述改进华莱士树电路的输出端与所述改进累加电路的输入端连接，所述改进华莱士树电路以及所述改进累加电路均包括逻辑门单元，所述逻辑门单元的输入端用于接收接收功能模式选择信号，所述功能模式选择信号用于确定所述乘法器可处理的数据位宽；
[0006]其中，所述改进正则有符号数编码电路用于对接收到的数据进行正则有符号数编码处理得到目标编码，并根据所述目标编码得到符号位扩展后的部分积，所述改进华莱士树电路用于对所述符号位扩展后的部分积进行累加处理得到累加运算结果，所述改进累加电路用于对所述累加运算结果进行累加处理，得到目标运算结果。
[0007]在其中一个实施例中，所述改进正则有符号数编码电路包括编码处理支路以及部分积获取支路；所述编码处理支路用于对接收到的数据进行正则有符号数编码处理，得到目标编码；所述部分积获取支路用于根据所述目标编码得到符号位扩展后的部分积。
[0008]在其中一个实施例中，所述编码处理支路包括正则有符号数编码单元；所述部分积获取支路包括低位部分积获取单元、低位选择器组单元、低位与逻辑单元、高位部分积获取单元、高位选择器组单元以及高位与逻辑单元；所述正则有符号数编码单元的第一输出端与所述低位部分积获取单元的第一输入端连接，所述低位选择器组单元的输出端与所述低位部分积获取单元的第二输入端连接，所述低位与逻辑单元的输出端与所述低位部分积获取单元的第三输入端连接，所述正则有符号数编码单元的第二输出端与所述高位部分积获取单元的第一输入端连接，所述高位选择器组单元的输出端与所述高位部分积获取单元
的第二输入端连接，所述高位与逻辑单元的输出端与所述高位部分积获取单元的第三输入端连接；
[0009]其中，所述正则有符号数编码单元用于根据接收到的所述功能模式选择信号确定所述乘法器可处理数据的位宽，并对接收到的所述第一数据进行正则有符号数编码处理得到所述低位目标编码以及所述高位目标编码，所述低位部分积获取单元用于根据接收到的所述低位目标编码以及所述第二数据，得到符号位扩展后的低位部分积，所述低位选择器组单元用于选通所述符号位扩展后的低位部分积中的第一数值，所述低位与逻辑单元用于根据接收到的所述功能模式选择信号进行与逻辑运算，得到所述符号位扩展后的低位部分积中的第二数值，所述高位部分积获取单元用于根据接收到的所述高位目标编码以及所述第二数据，得到符号位扩展后的高位部分积，所述高位选择器组单元用于选通所述符号位扩展后的高位部分积中的第三数值，所述高位与逻辑单元用于根据接收到的所述功能模式选择信号进行与逻辑运算，得到所述符号位扩展后的高位部分积中的第四数值。
[0010]在其中一个实施例中，所述正则有符号数编码单元包括：第一数据输入端口、第一模式选择信号输入端口、低位目标编码输出端口以及高位目标编码输出端口；所述第一数据输入端口用于接收所述第一数据，所述第一模式选择信号输入端口用于接收所述功能模式选择信号，所述低位目标编码输出端口用于输出对所述第一数据进行正则有符号数编码处理后得到的所述低位目标编码，所述高位目标编码输出端口用于输出对所述第一数据进行正则有符号数编码处理后得到的所述高位目标编码。
[0011]在其中一个实施例中，所述低位部分积获取单元包括：低位目标编码输入端口、第一选通数值输入端口、第二选通数值输入端口、第二数据输入端口以及低位部分积输出端口；所述低位目标编码输入端口用于接收所述低位目标编码，所述第一选通数值输入端口用于接收所述低位选择器组单元选通后，输出的所述符号位扩展后的低位部分积中的第一数值，所述第二选通数值输入端口用于接收所述低位与逻辑单元输出的所述符号位扩展后的低位部分积中的第二数值，所述第二数据输入端口用于接收所述第二数据，所述低位部分积输出端口用于输出所述符号位扩展后的低位部分积。
[0012]在其中一个实施例中，所述低位选择器组单元，所述低位选择器组单元包括：低位选择器；所述低位选择器用于选通所述符号位扩展后的低位部分积中的第一数值。
[0013]在其中一个实施例中，所述低位与逻辑单元包括：第一模式选择信号输入端口、第一符号位数值输入端口以及第一结果输出端口；其中，所述第一模式选择信号输入端口用于接收所述功能模式选择信号，所述第一符号位数值输入端口用于接收所述符号位扩展后的低位部分积中的第一符号位数值，所述第一结果输出端口用于输出逻辑运算结果。
[0014]在其中一个实施例中，所述高位部分积获取单元包括：高位目标编码输入端口、第三选通数值输入端口、第四选通数值输入端口、第二数据输入端口以及高位部分积输出端口；所述高位部分积获取单元用于接收所述高位目标编码，所述第三选通数值输入端口用于接收所述高位选择器组单元选通后，输出的所述符号位扩展后的高位部分积中的第三数值，所述第四选通数值输入端口用于接收所述高位与逻辑单元输出的所述符号位扩展后的高位部分积中的第四数值，所述第二数据输入端口用于接收所述第二数据，所述高位部分积输出端口用于输出所述符号位扩展后的高位部分积。
[0015]在其中一个实施例中，所述高位选择器组单元包括：高位选择器，所述高位选择器
用于选通所述符号位扩展后的高位部分积中的第三数值。
[0016]在其中一个实施例中，所述高位与逻辑单元包括：第二模式选择信号输入端口、第二符号位数值输入端口以及第二结果输出端口；其中，所述第二模式选择信号输入端口用于接收所述功能模式选择信号，所述第二符号位数值输入端口用于接收所述符号位扩展后的高位部分积中的第二符号位数值，所述第二结果输出端口用于输出逻辑运算结果。
[0017]在其中一个实施例中，所述改进华莱士树电路包括：低位华莱士树单元、与逻辑单元以及高位华莱士树单元，所述低位华莱士树单元的输出端与所述与逻辑单元的输入端连接，所述与逻辑单元的输出端与所述高位华莱士树单元的输入端连接；其中，所述低位华莱士树单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种乘法器，其特征在于，所述乘法器包括：改进正则有符号数编码电路、改进华莱士树电路以及改进累加电路，所述改进华莱士树电路包括4-2压缩器，所述4-2压缩器包括选择电路以及全加器；所述改进正则有符号数编码电路的输出端与所述改进华莱士树电路的输入端连接，所述改进华莱士树电路的输出端与所述改进累加电路的输入端连接，所述改进华莱士树电路以及所述改进累加电路均包括逻辑门单元，所述逻辑门单元的输入端用于接收接收功能模式选择信号，所述功能模式选择信号用于确定所述乘法器可处理的数据位宽；其中，所述改进正则有符号数编码电路用于对接收到的数据进行正则有符号数编码处理得到目标编码，并根据所述目标编码得到符号位扩展后的部分积，所述改进华莱士树电路用于对所述符号位扩展后的部分积进行累加处理得到累加运算结果，所述改进累加电路用于对所述累加运算结果进行累加处理，得到目标运算结果。2.根据权利要求1所述的乘法器，其特征在于，所述改进正则有符号数编码电路包括编码处理支路以及部分积获取支路；所述编码处理支路用于对接收到的数据进行正则有符号数编码处理，得到目标编码；所述部分积获取支路用于根据所述目标编码得到符号位扩展后的部分积。3.根据权利要求2所述的乘法器，其特征在于，所述编码处理支路包括正则有符号数编码单元；所述部分积获取支路包括低位部分积获取单元、低位选择器组单元、低位与逻辑单元、高位部分积获取单元、高位选择器组单元以及高位与逻辑单元；所述正则有符号数编码单元的第一输出端与所述低位部分积获取单元的第一输入端连接，所述低位选择器组单元的输出端与所述低位部分积获取单元的第二输入端连接，所述低位与逻辑单元的输出端与所述低位部分积获取单元的第三输入端连接，所述正则有符号数编码单元的第二输出端与所述高位部分积获取单元的第一输入端连接，所述高位选择器组单元的输出端与所述高位部分积获取单元的第二输入端连接，所述高位与逻辑单元的输出端与所述高位部分积获取单元的第三输入端连接；其中，所述正则有符号数编码单元用于根据接收到的所述功能模式选择信号确定所述乘法器可处理数据的位宽，并对接收到的所述第一数据进行正则有符号数编码处理得到所述低位目标编码以及所述高位目标编码，所述低位部分积获取单元用于根据接收到的所述低位目标编码以及所述第二数据，得到符号位扩展后的低位部分积，所述低位选择器组单元用于选通所述符号位扩展后的低位部分积中的第一数值，所述低位与逻辑单元用于根据接收到的所述功能模式选择信号进行与逻辑运算，得到所述符号位扩展后的低位部分积中的第二数值，所述高位部分积获取单元用于根据接收到的所述高位目标编码以及所述第二数据，得到符号位扩展后的高位部分积，所述高位选择器组单元用于选通所述符号位扩展后的高位部分积中的第三数值，所述高位与逻辑单元用于根据接收到的所述功能模式选择信号进行与逻辑运算，得到所述符号位扩展后的高位部分积中的第四数值。4.根据权利要求3所述的乘法器，其特征在于，所述正则有符号数编码单元包括：第一数据输入端口、第一模式选择信号输入端口、低位目标编码输出端口以及高位目标编码输出端口；所述第一数据输入端口用于接收所述第一数据，所述第一模式选择信号输入端口用于接收所述功能模式选择信号，所述低位目标编码输出端口用于输出对所述第一数据进行正则有符号数编码处理后得到的所述低位目标编码，所述高位目标编码输出端口用于输
出对所述第一数据进行正则有符号数编码处理后得到的所述高位目标编码。5.根据权利要求3或4所述的乘法器，其特征在于，所述低位部分积获取单元包括：低位目标编码输入端口、第一选通数值输入端口、第二选通数值输入端口、第二数据输入端口以及低位部分积输出端口；所述低位目标编码输入端口用于接收所述低位目标编码，所述第一选通数值输入端口用于接收所述低位选择器组单元选通后，输出的所述符号位扩展后的低位部分积中的第一数值，所述第二选通数值输入端口用于接收所述低位与逻辑单元输出的所述符号位扩展后的低位部分积中的第二数值，所述第二数据输入端口用于接收所述第二数据，所述低位部分积输出端口用于输出所述符号位扩展后的低位部分积。6.根据权利要求3至5中任一项所述的乘法器，其特征在于，所述低位选择器组单元，所述低位选择器组单元包括：低位选择器；所述低位选择器用于选通所述符号位扩展后的低位部分积中的第一数值。7.根据权利要求3至6中任一项所述的乘法器，其特征在于，所述低位与逻辑单元包括：第一模式选择信号输入端口、第一符号位数值输入端口以及第一结果输出端口；其中，所述第一模式选择信号输入端口用于接收所述功能模式选择信号，所述第一符号位数值输入端口用于接收所述符号位扩展后的低位部分积中的第一符号位数值，所述第一结果输出端口用于输出逻辑运算结果。8.根据权利要求3至7中任一项所述的乘法器，其特征在于，所述高位部分积获取单元包括：高位目标编码输入端口、第三选通数值输入端口、第四选通数值输入端口、第二数据输入端口以及高位部分积输出端口；所述高位部分积获取单元用于接收所述高位目标编码，所述第三选通数值输入端口用于接收所述高位选择器组单元选通后，输出的所述符号位扩展后的高位部分积中的第三数值，所述第四选通数值输入端口用于接收所述高位与逻辑单元输出的所述符号位扩展后的高位部分积中的第四数值，所述第二数据输入端口用于接收所述第二数据，所述高位部分积输出端口用于输出所述符号位扩展后的高位部分积。9.根据权利要求3至8中任一项所述的乘法器，其特征在于，所述高位选择器组单元包括：高位选择器，所述高位选择器用于选通所述符号位扩展后的高位部分积中的第三数值。10.根据权利要求3至9中任一项所述的乘法器，其特征在于，所述高位与逻辑单元包括：第二模式选择信号输入端口、第二符号位数值输入端口以及第二结果输出端口；其中，所述第二模式选择信号输入端口用于接收所述功能模式选择信号，所述第二符号位数值输入端口用于接收所述符号位扩展后的高位部分积中的第二符号位数值，所述第二结果输出端口用于输出逻辑运算结果。11.根据权利要求1至10中任一项所述的乘法器，其特征在于，所述改进华莱士树电路包括：低位华莱士树单元、与逻辑单元以及高位华莱士树单元，所述低位华莱士树单元的输出端与所述与逻辑单元的输入端连接，所述与逻辑单元的输出端与所述高位华莱士树单元的输入端连接；其中，所述低位华莱士树单元用于对所有符号位扩展后的部分积中的每列数值进...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：