用于产生高比率倍频时钟信号的数字时钟电路制造技术

提供一种数字时钟电路。数字时钟电路包括：第一子电路，其包括第一数控振荡器和第一分频器，所述第一数控振荡器配置为由频率控制字驱动以控制由多个第一脉冲合成的第一输出频率；所述第一分频器用于产生具有频率等于所述第一输出频率的1/M的触发信号。数字时钟电路还包括第二子电路，所述第二子电路包括反馈回路，所述反馈回路包括：频率检测器，用于将输入频率与反馈频率进行比较；控制器，用于调整所述频率控制字；第二数控振荡器，其由所述频率控制字加常数来驱动，以控制由所述触发信号引起的多个第二脉冲合成的第二输出频率；以及第二分频器，用于将所述反馈频率设置为等于所述反馈回路中的所述第二输出频率的1/N。

【技术实现步骤摘要】
【国外来华专利技术】用于产生高比率倍频时钟信号的数字时钟电路
本专利技术涉及数据传输技术，更具体地，涉及一种用于在输入频率上自激高比率倍频产生时钟信号的数字时钟电路。
技术介绍
对于时钟产生电路，一个困难的任务是如何形成具有超大倍频因子的锁相环(PLL)以产生高频时钟信号。在具有PLL设计的常规时钟电路中，倍频/分频因子(frequencymultiplier/dividefactor)基本上被设置为16/32/64/128。很少有基于复杂级联算法的将倍频因子设置为约1000的设计。基本上，随着倍频/分频因子(multiplier/dividefactor)的增加，常规时钟电路的PLL输出中的抖动变得越来越大，从而迅速降低了时钟信号的质量。通常，时钟信号中的抖动不能超过时钟周期的5％，从而极大地限制了通过PLL设计获得超大倍频/分频因子的选择。因此，需要改进的数字时钟电路。
技术实现思路
一方面，本公开提供一种用于产生高比率倍频时钟信号的数字时钟电路。所述数字时钟电路包括：第一子电路，其包括第一数控振荡器，所述第一数控振荡器被配置为由频率控制字本文档来自技高网...

【技术保护点】
1.一种用于产生高比率倍频时钟信号的数字时钟电路，包括：/n第一子电路，其包括第一数控振荡器和第一分频器，所述第一数控振荡器被配置为由频率控制字驱动以控制由多个第一脉冲合成的第一周期信号的第一输出频率；所述第一分频器被配置为产生具有频率等于所述第一输出频率的1/M的触发信号；/n第二子电路，其包括反馈回路，所述反馈回路包括：频率检测器，其被配置为将输入频率与反馈频率进行比较；控制器，其被配置为基于所述频率检测器的输出来调整所述频率控制字F；第二数控振荡器，其被配置为由所述频率控制字F加常数C来驱动，以控制由所述触发信号引起的多个第二脉冲合成的第二周期信号的第二输出频率；以及第二分频器，其被配置...

【技术特征摘要】
【国外来华专利技术】1.一种用于产生高比率倍频时钟信号的数字时钟电路，包括：
第一子电路，其包括第一数控振荡器和第一分频器，所述第一数控振荡器被配置为由频率控制字驱动以控制由多个第一脉冲合成的第一周期信号的第一输出频率；所述第一分频器被配置为产生具有频率等于所述第一输出频率的1/M的触发信号；
第二子电路，其包括反馈回路，所述反馈回路包括：频率检测器，其被配置为将输入频率与反馈频率进行比较；控制器，其被配置为基于所述频率检测器的输出来调整所述频率控制字F；第二数控振荡器，其被配置为由所述频率控制字F加常数C来驱动，以控制由所述触发信号引起的多个第二脉冲合成的第二周期信号的第二输出频率；以及第二分频器，其被配置为将所述反馈频率设置为等于所述反馈回路中的所述第二输出频率的1/N；
其中，所述第一输出频率基本上比所述输入频率高出几个数量级。


2.根据权利要求1所述的数字时钟电路，其中，所述第一子电路还包括自激振荡器，所述自激振荡器被配置为基于噪声产生振荡并且输出具有等间隔相移的第一频率的所述多个第一脉冲。


3.根据权利要求2所述的数字时钟电路，其中，所述自激振荡器包括Kh/2个级级联的多级与非门电路，并且在每一级中具有一对基于与非门的触发器结构，以产生具有等间隔相移的Kh个第一脉冲，所述等间隔相移为由第一频率的倒数给定的第一周期的1/Kh。


4.根据权利要求2所述的数字时钟电路，其中，所述第一数控振荡器包括直接周期合成器，所述直接周期合成器包括：第一Kh至1多路复用器，其耦接到由所述频率控制字F的小数部分经由累加器控制的累加寄存器，以通过下部路径输入Kh个第一脉冲来产生低电平的第一周期信号；第二Kh至1多路复用器，其耦接到由所述频率控制字F的整数部分的一半经由加法器控制的加法器寄存器，以通过上部路径输入Kh个第一脉冲来产生高电平的第一周期信号；以及2至1多路复用器加D型触发器，其被配置为控制所述上部路径与所述下部路径之间的转换以输出所述第一周期信号，所述第一周期信号的第一输出频率与所述第一频率成比例，且比例系数为Kh比所述频率控制字F。


5.根据权利要求1所述的数字时钟电路，其中，所述第一分频器包括L级级联的高频反转触发器，其被配置为在每一级输出端产生与每一级输入端的输入频率的1/2相等的输出频率，从而在最后的L级输出端输出触发信号，所述触发信号的输出频率为所述第一输出频率的1/M，其中M＝2L。


6.根据权利要求1所述的数字时钟电路，其中，所述第一子电路还包括由所述触发信号驱动的触发振荡器，以产生具有等间隔相移的第二频率的多个第二脉冲。


7.根据权利要求6所述的数字时钟电路，其中，所述触发振荡器包括K1/2级约翰逊计数器，其被配置为输出具有等间隔相移的K1个第二脉冲，所述等间隔相移为第二周期的1/K1并且所述第二周期由第一输出频率的1/M的倒数给定。


8.根据权利要求1所述的数字时钟电路，其中，所述频率检测器包括：第一输入端口，其接收具有所述输入频率的输入信号；第二输入端口，其接收来自所述反馈回路的具有所述反馈频率的反馈信号；触发器子电路，其包括四个D型触发器，该四个D型触发器通过1/2分频器耦接到所述第一输入端口并且部分地通过反相器耦接到所述第二输入端口，并且所述触发器子电路被配置为确定所述输入频率比所述反馈频率大还是小；组合逻辑子电路，其包括两个异或门、两个反相器和两个与门，所述组合逻辑子电路与所述触发器子电路耦接，如果确定所述输入频率大于所述反馈频率，则在第一时间帧内将第一控制信号输出到第一控制端口，如果确定所述输入频率小于所述反馈频率，则在第二时间帧内将第二控制信号输出到第二控制端口。


9.根据权利要求8所述的数字时钟电路，其中，所述控制器被配置为响应于所述第一控制信号、在所述第一时间帧中在每个反馈回路中将所述频率控制字F减小1，并且响应于所述第二控制信号、在所述第二时间帧中在每个反馈回路中将所述频率控制字F增大1，或者响应于没有接收到所述第一控制信号和所述第二控制信号而保持所述频率控制字F不变。


10.根据权利要求7所述的数字时钟电路，其中，所述第二数控振荡器包括直接周期合成器，其包括第一Kh至1多路复用器、第二Kh至1多路复用器、和2至1多路复用器加D型触发器，所述第一Kh至1多路复用器耦接到由所述频率控制字F的小数部分经由累加器控制...

【专利技术属性】
技术研发人员：魏祥野，修黎明，白一鸣，李鑫，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方技术开发有限公司，
类型：发明
国别省市：北京;11