一维余弦变换的计算装置以及包括该计算装置的图象编码装置和解码装置制造方法及图纸

一种从１６个亮度值中计算１６个一维直接余弦变换的装置，包括：输入存贮器，分别是产生二个值Ａ＋Ｂ和（Ａ－Ｂ）×Ｄ的第一计算装置，其中Ａ和Ｂ是二个分别加到计算装置二个输入端的值，Ｄ是预定系数；为３２次相似运算循环占用第一计算装置的第一中间值存贮装置；产生Ｅ＋Ｇ值的第二计算装置，其中Ｅ和Ｇ是两个连续加到该第二计算装置输入端的值；为完成１７次加法运算循环使用第二计算装置的第二中间值存贮装置以及改变变换值顺序的装置．（*该技术在2007年保护过期，可自由使用*）

【技术实现步骤摘要】
本专利技术涉及计算余弦变换的装置，特别涉及用以图象编码以减少表示图象信息的数量的装置，该信息减少能允许用具有有限信息率的装置发射或贮存图象。众所周知，把表示图象象素的亮度和色度值通过二维余弦变换，产生一个N×N值的矩阵，这称为直接余弦变换，它对应于表示被编码图象的N×N象素区域块的N×N矩阵。这种图象通常被分成许多矩形部分，每个部分由一个N×N象素区域块所构成。变换值的加权减少了表示图象的信息的数量。解码包括运用反加权，这样导致N×N矩阵的反余弦变换使对应于直接变换的N×N矩阵逆变换，就象编码一样，能码是通过N×N图象象素区域来完成的。假如表示一个区域象素的值是f(i，j)，i＝0到N-1，i＝0，N-1，则二维直接余弦变换的值由下式表示U＝0到N-1V＝0到N-1F (u ,v ) = 4c (u ) · c(v)N2·Σi = 0N - 1Σj = 0N - 1f (i , j ) · ai u· aj v(1)]]>其中c(u)＝12,]]>当U＝0时;而c(v)＝12,]]>当v＝0时，并且c(u)＝1，当u＝1，而c(v)＝1，当v＝1，2……N-1且aiu＝cos ((2i+1).u.π)/(2N) and aj，v＝cos ((2j+1).v.π)/(2N)逆变换后的值通过运用下列公式经二维反余弦变换给出f (i , j ) =Σu = 0N - 1Σv = 0N - 1c (u ) · c (v ) F · (u ,v) ·ai u· aj v(2)]]>该二维余弦变换可分成二个一维余弦变换，并且该二维变换可用二个串接在一起的一维变换计算装置来计算。一维余弦变换根据下列公式进行当k＝0，1，2，…，N-1F (k ) =2Nc(k ) ·Σi = 0N - 1ai k· f (i ) (3)]]>其中 c(k)＝12,]]>当k＝0时，c(k)＝1，当k＝1，2，…，N-1时，并且aik＝cos ((2i+1).k.π)/(2N)一维反应余弦变换由下式完成当i＝0到N-1，f (i ) =Σk = 0N - 1bi k· F (k ) (4)]]>其中bik＝c(k).cos ((2i+1).k.π)/(2N) ＝c(k).aik经余弦变换后加权的图象编码，大大减少了所发送的信息数量，但是有一个缺点，即需非常大量的计算。如此的计算数量需花费设备和计算时间。它使得利用余弦变换在通常频率即欧洲标准每秒50帧的一系列视频图象的编码和解码非常困难。利用相对减少数目的基本乘法和加法来完成余弦变换的高速算法已为公知，特别是由德亚(R·A·Duryea)在题为“图象传输系统的源/通道编码的效应”一文中描述的陈等人的算法(chen et al)，该文登于AFIT/GE/EE/79 D-12上，即俄亥俄洲空军技术学院，1979年12月。它是利用系数aik间的数学关系由上式(3)导出的。用该算法，表示16个象素数值的一维余弦变换可由44次乘法和74次加法来完成。它被用于一维余弦变换计算装置中，但是该算法有一缺点即具有实现该运算的装置的复杂性而导致的不规则结构。因此，本专利技术的目的，是提供一种耗费低的，计算一维直接余弦变换和计算一维反余弦变换的装置，该装置具有较之于使用陈等人提出的算法，用来变换16值系列的装置，具有较简单的结构。本专利技术的目的还在于提供用于对符合通常电视标准的视频图象进行实时二维余弦变换的编码和解码装置。本专利技术特别提供了一种计算一维直接余弦变换的装置，以及用以计算一维反余弦变换的装置，它从已知的由比洋·杰·李(Beyeong Gi Lee)提出的“一种计算离散余弦变换的新算法”中导出二个算法。李的该文刊登于1 EEE杂志“音响，话音和信号处理”中，第ASSP-32卷n·6，第1243～1245页，1984年12月。比洋·(Beyeong Lee)的这些算法被改进，这样它们可用于由少量的ROM和少量的容易得到的集成电路构成的基本计算装置所构成的变换计算装置，并能在与惯用电视标准的象素分析的频率相同的情况下工作。本专利技术还提供了一种借助包括两个一维余弦变换计算装置的二维余弦变换对图象编码和解码的装置。根据本专利技术变换16值系列的一维直接余弦变换计算装置包括一个用以存贮被变换的16值系列的输入存储装置;计算式A+B和(A-B)×D二值的第一级计算装置，其中A和B是分别施加于二个输入端的二个运算量，D是预先确定的正系数;耦合到第一计算装置的用以向其传输预先算好的运算值的第一中间量贮存装置;用以计算式E+G的值的第二计算装置，其中E和G是两个连续作用到所述第二计算装置输入端的运算量;耦合到第二计算装置的用以向其传输预先算好的运算值的第二中间量贮存装置;并耦合到变换计算装置的输出端，以传输其变换后的一个16值系列;控制输入存储器，第一和第二中间值存贮装置，第一和第二计算装置的控制装置，该控制装置通过一具有二倍于被变换值频率的并且具有一对应于被变换的16值系列的周期的控制信号，并通过一具有二倍于被变换值频率的时钟信号装置来实现。根据本专利技术的用以计算一维反余弦变换，变换经直接变换后的16值系列的装置，包括提供一值如E+G的计算装置，其中E和G是两个连续加到所述第一计算装置输入端的运算量;耦合到第一计算装置的输入端及输出端的用以传输其预先计算好的运算值的第一中间值贮存装置，并且耦合到输入端以接收被变换值;计算如式A+D·B和A-D·B二值的第二计算装置，其中A和B是两个分别加到该第二计算装置输入端的运算量，且D是预定系数;耦合到用于传送其运算量的第二计算装置的用于贮存中间值的贮存装置，其运算数值预先被算好，并且耦合到反变换计算装置的输出端以传送给该输出端以一个个16反变换值系列;用于控制第一和第二中间值贮存装置以及第一和第二计算装置的控制装置，它利用二倍于被变换值的频率以及具有对应于被变换的16值系列周期的控制信号，并且借助于具有二倍于被变换值的频率的时钟信号装置。图1 是说明根据比洋·杰·李(Beyeong Gi Lee)的算法，计算16值系列的一维直接余弦变换的示意图;图2 和图3是说明由图1抽出的基本运算示意图;图4 是说明根据修改后的比洋·杰·李(Beyeong Gi Lee)的算法，计算16值系列的一维直接余弦变换的示意图;图5 是说明根据本专利技术的用于16值区域块的一维直接余弦变换计算装置的一个构成例子的方框图;图6 是说明该实施例的一部分的工作情况的示意图;图7 是该实施例的较详细的方框图;图8、图9和图10是说明该实施例的某些部分的较详细的框图;图11是说明本专利技术的包括二个一维余弦变换计算装置的图象编码装置的一个实施例的方框图;图12是说明该图象编码装置的变形的一个实施例的方框图;图13和图14是说明根据本专利技术的用于16个值的区域块的一维直接余弦变换计算装置的两个变形的实施例的方框图;图15是根据比洋·杰·李(Beyeong 本文档来自技高网...

【技术保护点】
一个变换１６值系列的一维直接余弦变换计算装置包括：存贮被变换的１６值系列的输入存贮器；计算式Ａ＋Ｂ和（Ａ－Ｂ）×Ｄ的二个值的第一计算装置，其中Ａ和Ｂ是两个分别加到输入端的运算量，Ｄ是预定的正系数；耦合到第一计算装置以向其传输作为 运算量的预先计算好的值并耦合到输入存贮器的第一中间值存储装置；计算式Ｅ＋Ｇ的值的第二计算装置，其中Ｅ和Ｇ是连续加到这些第二计算装置输入端的二个运算量；耦合到第二计算装置以向其传输作为运算量的预先计算好的值并耦合到变换计算装置的输出端 产生一个１６被变换值系列的第二中间值存贮装置；控制输入存贮器、第一和第二中间值存贮装置，第一和第二计算装置的控制装置，借助于具有二倍于被变换值频率的并具有对应于一个１６被变换值系列周期的控制信号；并借助于一具有二倍于被变换值频率的时钟信 号。

【技术特征摘要】
FR 1986-6-6 86082191.一个变换16值系列的一维直接余弦变换计算装置包括存贮被变换的16值系列的输入存贮器；计算式A+B和(A-B)×D的二个值的第一计算装置，其中A和B是两个分别加到输入端的运算量，D是预定的正系数；耦合到第一计算装置以向其传输作为运算量的预先计算好的值并耦合到输入存贮器的第一中间值存储装置；计算式E+G的值的第二计算装置，其中E和G是连续加到这些第二计算装置输入端的二个运算量；耦合到第二计算装置以向其传输作为运算量的预先计算好的值并耦合到变换计算装置的输出端产生一个16被变换值系列的第二中间值存贮装置；控制输入存贮器、第一和第二中间值存贮装置，第一和第二计算装置的控制装置，借助于具有二倍于被变换值频率的并具有对应于一个16被变换值系列周期的控制信号；并借助于一具有二倍于被变换值频率的时钟信号。2.如权利要求1所述的装置，其特征在于第一和第二中间值存贮装置及第一和第二计算装置处理小数点位置预先确定的数据格式。3.如权利要求2所述的装置，其特征在于小数点的位置根据所有被变换的16值系列的强函数一次性预先确定。4.如权利要求2所述的装置，其特征在于为了提高计算精度，小数点位置是在被变换值的每个16值序列的变换计算以前，作为每个系列最大值的函数来确定的，并进一步包括;确定被变换的16个值的最大值的装置;由该最大值计算对应于加到被变换值的最大左移而不引起变换计算过程溢出的位移值D的计算装置;把每个加到所述第一计算装置的第一和第二个值左移D位的第一和第二桶形寄存器;把由第二所述存贮装置的第一输出端产生的值右移D位的桶形寄存器。5.如权利要求1所述的装置，其特征在于所述的第一计算装置包括接收二个值A和B并产生A+B和(A-B)×D的计算电路，A+B值被延迟一个时钟周期;在计算装置以时钟频率排列被传输的值时传输该二值分别到计算装置的第一和第二输出端的多路(转换)器;并且，所述第一中间值存贮装置包括二个分别存贮由所述第一计算装置的第一第二输出端产生的值的存贮器，并可分别把它们传输给所述第一计算装置的第一和第二输入端。6.如权利要求1所述的装置，其特征在于输入存贮器包括RAM，该RAM具有耦合到输入端以接收被变换值的输入端，分别形成所述输入存贮器的第一和第二输出的第一和第二输出端口，耦合到所述控制装置的控制输入端和两个地址口;该控制装置在以它们传输给变换计算装置的频率下，控制16个被变换值的写入;并在时钟信号频率下控制其读出。7.如权利要求1所述的装置，其特征在于所述第二中间值存贮装置包括;二个RAM，每个具有一数据输入端口，二个地址端口，一个数据输出端口和一个耦合到控制装置输出端的控制输入端;把二个数据输入口耦合到第一和第二计算装置的输出口并把二个数据输出口耦合到所述第二计算装置的输入口及变换计算装置的输出口的多路转换装置;其中控制装置控制多路转换装置和二个存贮器以完成;在第一16个时钟周期内把由第一计算装置产生的一对值写入存贮器内;从所述第二存贮装置的存贮器中读出传送到第二计算装置的16个中间值和传输到输出端的16个变换值;并且把在另外16个时钟周期内由第二计算装置产生的16个值写入存贮器。8.如权利要求1所述的装置，其特征在于所述第一计算装置包括一个乘法器;一个桶形寄存器;一个ROM，为了执行(A-B)乘以D的乘法，在获得如式A-B相同形式的结果时，ROM产生一预定系数D1加到乘法器的第一输入端并产生一预定值D2加到桶形寄存器的控制输入端以控制使该寄存器的内容左移D2位，D1是正的和小于等于1的值，而D2是正整数或0，这样2Dz×D1＝D并且桶形寄存器产生一值A-B，左移D2位后，加到乘法器的第二输入端。9.如权利要求1所述的装置，其特征在于为了提高计算的精度，包括用于在变换以前从一个16被变换...

【专利技术属性】
技术研发人员：杰恩伊夫斯奥贝，伊夫斯玛丽亚拉帕内拉，阿兰弗雷，亚尼克维拉龙，
申请(专利权)人：汤姆生无线电报总公司，
类型：发明
国别省市：FR[法国]